关于DDR3布线规范和技巧

关于DDR3布线的一些规范(个人总结)
本规范为个人总结，介绍得比较简单。当然，具体规范不止这么点。写得不好的地方还请见谅。
1. 一、阻抗方面
DDR3要严格控制阻抗，单线50ohm，差分100ohm，差分一般为时钟、DQS。以下为一个6层板阻抗层叠，具体信息可参考附件阻抗表文件。
 

在走线过程中，尽量减小阻抗跳变的因素，比如：换层（无法避免）、保证参考平面完整不跨分割、线宽变化、避免stub线等。
2. 二、 时序要求
为满足DDR3时序，需要将DDR3信号分组走线。数据线每八根一组，外加相应的DQS和DQM(如：DQ0-DQ7，DQS0，DQS0#，DQM0分为一组，依次类推)，走线必须同组，一组线之间不能有其他信号线，且保证同层，换层次数一致，长度误差控制在±10mil内；地址线、控制线、时钟线分为一组，长度误差控制在±25mil内，如果速率很高的话，等长规则可以控严格点。
 

3. 三、 布局
布局整齐，根据走线调整DDR位置。如果走菊花链，两片DDR3距离可适当拉近，以节约空间。如果走T型，多片DDR3中间需要打孔，可适当拉开距离。DDR3与CPU之间在满足工艺要求的条件下，尽可能放近点，以免走线过长。所有DDR3滤波电容紧挨电源管脚放置，以免影响滤波效果。最好每个电源管脚对应一个滤波电容。
DDR3电源模块要尽量靠近CPU及DDR3。减小电源路径上的一些干扰。
4. 四、 布线
布线要求同组同层，最好都参考地平面。时钟对内等长要小，两根线误差小于5mil。时钟与其他信号线之间距离最好大于15mil，当然，距离越大越好。其它信号线之间在有空间的情况下保证线间距3W，局部区域可适当减小距离。以减小信号之间的串扰。
DDR3地址线、控制线、命令线FLY-BY的走线方式，以提高信号质量。采用FLY-BY设计，可降低同时开关噪声(SSN)
假如DDR参考电源平面，一定要保证电源平面的完整性，所有信号线都有完整的参考平面，以免由于跨分割带来的阻抗跳变。
5. 五、其他
DDR信号线应远离其他信号。

转自： http://www.allegro-skill.com/thread-67-1-1.html

DDR3 是电子系统中极其重要的一种芯片。 它可以在时钟线的上升沿和下降沿分别对数据进
行读取操作。故有着很高的读写速率。但正是这高速的读写速率是的 DDR3 的系统在布局
布线上有着很高的要求。正确的布局布线不仅可以使的 DDR3 存储系统可以正常的工作。
并且可以很大程度上减少电磁干扰。
下面是一些关于 DDR3 的布线规则和建议：
1：最少三层信号线，最好四层
2：使用 FBGA 封装的 DDR 器件，要求 DQ,DQS,DM 和时钟信号线以 Vss 为参考。地址，
命令，控制线以 VDD 为参考。为了保证良好的电源供电，通常的方法是在 PCB 外层信号
层铺上 VDD。
3：减小信号返回路径的长度，减小传输电流和电磁辐射。 Micron 要求把 Vdd 和 Vss 相邻近
放置。
4： Vref 的建议：低电感去耦电容离 Vref 引脚越近越好。 Vref 的线越粗短越好。为了减少
耦合， Vref 离信号线最少 2cm。
5：对于轻载，（小于四个 DDR3 器件）可以通过简单的电阻分压产生 Vref。这样 Vref 可以
跟踪到 VddQ 的任何电压变化。
6：对于器件非常多，负载特别重的情况下。用一个电源 IC 就可以了。常用的 DDR3 比如
Micron 成功的使用了很多内置 MOSFET 的开关电源。
7： 这些电源可以为 VTT 电路提供 3A 的电流， 并且有一个独立的线性的可提供 3ma 的 Vref。
8： ref 设计准则： 最小 20-25mil 宽， 以减小线上的电感。和其他邻近的信号线最少有 15-25mil
的间距。
Vref 和 VddQ 之间放置 0.1uf 的去耦电容。
Vref 和 VssQ 之间放置 0.1uf 的去耦电容。
放置去耦电容以去耦。
9：在设计 DDR 存储器的时候，电源需要认真的考虑。因为 DDR 需要 3 个精准的电压。 1：
VddQ,Vtt 和 Vref。 VTT 是存储器总线端接电压所需电压值是 VddQ/2.
10： VDD 和 VDDQ 有着很高的电流，用于给 DDR 内核和器件的 IO 口供电。 Vref 大小为
Vdd 的一半，用于和 DDR 内部信号做比对。
11：当 DQ 和 VTT 工作频繁的时候， VTT 的传输电流高达 3.5A。尽管说平均值而言这个电
流只有 0A。但是会有很大的随机性的变化。这个取决于地址或者数据的样式。
12： VTT 连接一个 RT 用来端接命令线和地址线。
13： VTT 在 PCB 上端接 DQ 和 DQS。当没有数据传输的时候 DQS 要充电到 VDDQ/2。
14： VTT 不能用来端接 DDR 时钟引脚。 CK 和 CK#用 100 到 121 欧姆的电阻来端接。只有
对 CK 和 CK#进行差分端接了才能达到最理想的差分端接效果。
15：VTT 和 VREF 电源岛必需分开放置并且如果在同一层的话必需最小保证 150mil 的间距。
最好别放在同一层。
16： VTT 电源岛必需放在存储通道的最后端，尽量靠近最后一个器件。
17：在最后端 VTT 电源岛最小需要两个额外的去耦电容（ 4-7uF）和两个大容量的 100uF 的
电容。
18： VTT 的电源岛的线宽最小 150mil，最好 250mil。
19：在初始化的时候 VTT 必需在 VDDQ 上来之后再上来。避免器件的栅锁。 VTT 通常和
VREF 同步。
20：当信号和多点连接的时候建议使用平横 T 型布线。将读写存储器的器件和串联电阻放
到底部， VTT 和端接电阻放到顶部， DDR 器件分列于左右。
21：对于双向的地址线，控制线和命令线，最佳的 RS 放置位置将由仿真决定。通常在总线
的中部或者靠近控制器。如果偏斜的要求达到了，不需要和 DQ 的放在同一个位置。
22：对于并联结构双向的数据信号线， RS 尽量靠近处理器或者 FPGA 放置。
23： RS 和 RT 的值取决于驱动强度等，需要仿真和架构测试。
24： RT 的建议值是 22 到 27 欧姆。最大 56.这个需要仿真来优化。保证不超过 VIN 和 VIL
的阈值。
25：当系统 DDR 的个数大于 4，布线长度大于 2 英寸，强烈建议加上端接电阻。
26：当所用的 DDR 小于 4 个，连线长度小于 2 英寸的时候，建议串联端接。当连线长度大
于 2 英寸的时候建议并联端接。
27：当多于 5 个 DDR 在板子上，布线长度超过 2 英寸，仿真效果很差。需要并联端接
28：为了方便扇出，建议把功能相近的 10 跟左右的线放在一个信号层。为了减少串扰数据
线和地址线、控制线分开放。
29：相近功能的放在一起可以减少偏斜，这也要求这些信号线布线长度相差无几。地址线在
同一层布，将数据线和地址线，命令线以及控制线分开布线会减小偏斜。
30：数据线长度差在+、 -50mil 之内，走成 S 形状。
31：从分开点到 DDR 器件的布线长度小于 1 英寸，在分开点处放置 100 到 120 的并联端接
电阻。
如果布线长度大于 1 英寸，需要在两个 DDR 处各放置一个 200 到 240 的并联端接电阻 RT.
32：从分开点到 DDR 器件的布线长度小于 1 英寸，在分开点处放置 100 到 120 的并联端接
电阻。
如果布线长度大于 1 英寸，需要在两个 DDR 处各放置一个 200 到 240 的并联端接电阻 RT.
以上内容摘选翻译自 Micron 的官方数据手册

转自： http://wenku.baidu.com/link?url=Hva9PkVwYZv8KSEWftSqTKD9yzfJYvzYzogkoGYHHuBiHo8vkdbbr2hCrb1gwwbN4qHgH4KTZmE4j_1egncPBl4BfSDdweOggicEc2i83z3