FPGA作业_阶段一
来源:互联网 发布:安全数据库 编辑:程序博客网 时间:2024/06/06 01:35
一、六进制计数器仿真
题目内容如下:
自行绘制的电路结构RTL设计图
Quartus扫描生成的电路RTL图
电路的波形仿真截图
- HDL代码
module counter1(CLK,//输入时钟信号 RST,//输入复位清零信号,异步高电平有效 CNT);//输出计数值信号 parameter n=6; parameter size=2; output[size:0] CNT; input RST; input CLK; reg [size:0]CNT; always @ (posedge CLK or posedge RST)//同步时钟和异步高电平清零 begin if(RST) begin CNT <= 0; end else if(CNT == (n-1)) begin CNT <= 0; end else begin CNT=CNT+1; end endendmodule
二、6-9进制循环计数器
题目内容如下:
- 自行绘制的电路结构RTL设计图
- Quartus扫描生成的电路RTL图
电路的波形仿真截图
HDL代码
module counter2(CLK,RST,CNT,Q); input CLK; input RST; output [size:0] Q ; output [size:0] CNT; parameter n_min=6; parameter n_max=9; parameter size=3 ; reg [size:0] CNT; reg [size:0] Q; always @(posedge CLK or posedge RST)//同步时钟升和异步高电平清零 begin if(RST) begin CNT<= 0 ; Q <= n_min; end else if(CNT >= Q) begin CNT<= 0 ; Q <= Q+1; if(Q >= n_max) begin Q <= n_min; end end else begin CNT = CNT+1; end endendmodule
0 0
- FPGA作业_阶段一
- FPGA阶段一作业提交
- FPGA 作业一
- FPGA作业一
- 2017春FPGA阶段二作业
- FPGA作业二
- 阶段一
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 2017春FPGA计数器作业
- 学习 xilinx fpga 一
- FPGA设计 问题一
- FPGA 入门 (一)
- FPGA笔记(一)
- 初探FPGA(一)
- FPGA(一)—入门
- 关于servlet中的cookie
- 详解http和https的作用与区别
- linux安装jdk之后,系统默认使用openjdk解决方法
- 【机器学习实战-python3】使用Apriori算法进行关联 分析
- ACM-二分贪心D-04
- FPGA作业_阶段一
- iOS中SEL和IMP
- html和xml的区别
- (13.1.3.1)PMBOK之三:十大知识领域之整合管理
- React Native 嵌入到iOS原生应用
- 自动化用到的一些小技巧
- POJ 1679:The Unique MST(次小生成树)
- 剑指offer-面试题 20:顺时针打印矩阵
- C++作业5