A/D采集模块总结

A/D采集模块总结

选用的AD芯片是8通道的，内置16位、双极性输入、同步采样ADC7606。

软件部分：主要是采用Verilog语言硬逻辑编写的，在编写代码的过程中，主要关注的是AD采集的时序图，根据时序图可以将状态机分为六个状态：复位脉冲输出（AD_RESET）、等待转换（WAIT_CONST）、等待忙碌（WAIT_BUSY，等待宽度跟在此处设置的采样速率OS有关）、开始转换（START_CONVST）、读数据（READ_DATA，也就是读SCLK脉冲信号）、转换完成（CONVST_FINISH）。由于各状态之间延时比较短，所以我在顶层文件中调用了锁相环（PLL）IP核，达到倍频的作用，使开发板自带的时钟频率25MHz，扩大到200MHz，因此，整个AD采集模块中的时钟周期是5ns。状态机如图1所示。

图1

在此次，代码的修改中，我学会了一下几点：

1、状态机模块仅用于状态的转化，而某个状态之间的延时，是利用另一模块在该状态对时钟进行计数累加，再在状态机中截取某点进行if语句的判断，从而达到两个模块的嵌套（两个case的嵌套），这种方法在状态机中非常实用。具体实现方式如图2,3所示。在此，还使用了一句（else；）保持当前值，可以等待下次累加。else cntr <= 0;和else；的仿真结果如图4、5所示。

图 2

图 3

图 4 else cntr <= 0;

图5  else；

2、由于，此次写的是AD并行处理时的代码，因此，状态机除了他本身的那个模块之外，还重新写了一个新的模块{ 此模块中，截取了状态机的三个状态：等待忙碌（WAIT_BUSY，等待宽度跟在此处设置的采样速率OS有关）、开始转换（START_CONVST）、读数据（READ_DATA，也就是读SCLK脉冲信号）、转换完成（CONVST_FINISH，在此状态是给状态机本身模块发送转换完成标志信号，使状态机继续可以往下一个状态执行）}，目的是让其并行输出数据。实际操作代码如下：

always @ (posedge clk2   ornegedge nRst)//   

begin

       if(!nRst)

       begin

              Ch0SampleData[15:0]<= 16'd0;

              Ch1SampleData[15:0]<= 16'd0;

              Ch2SampleData[15:0]<= 16'd0;

              Ch3SampleData[15:0]<= 16'd0;

              Ch4SampleData[15:0]<= 16'd0;

              Ch5SampleData[15:0]<= 16'd0;

              Ch6SampleData[15:0]<= 16'd0;

              Ch7SampleData[15:0]<= 16'd0;

       convertoverflag<=0;

       AD_DB_info[127:0]<= 0;

       end

       else

       begin

     case(current_adc_state)

        WAIT_BUSY:

                            begin

                            AD_DB_info[127:0]<= 0;

                            end

        READ_DATA: 

                            begin

                                   convertoverflag<=0;

                                   if((sclk_cntr== RD_PULSE_WIDTH / 2 - 1) && cntr < 128 && AD_CS == 0)

                                                 AD_DB_info[127:0]<= {AD_DB_info[126:0],AD_DB};

                                   else

                                          AD_DB_info[127:0]<=AD_DB_info[127:0];

                            end

                     CONVST_FINISH:

                            begin

                                   Ch0SampleData[15:0]<= AD_DB_info[127:112];

                                   Ch1SampleData[15:0]<= AD_DB_info[111:96];

                                   Ch2SampleData[15:0]<= AD_DB_info[95:80];

                                   Ch3SampleData[15:0]<= AD_DB_info[79:64];

                                   Ch4SampleData[15:0]<= AD_DB_info[63:48];

                                   Ch5SampleData[15:0]<= AD_DB_info[47:32];

                                   Ch6SampleData[15:0]<= AD_DB_info[31:16];

                                   Ch7SampleData[15:0]<= AD_DB_info[15:0];

                                   convertoverflag<=1;

                            end

         default:         

                            AD_DB_info[127:0]<= 0;

              endcase

   end

              end

3、在代码编写中，切记该用begin….end的时候就用，在只有一条语句执行的时候，不要用，否则运行时间较长，而会导致错误。

4、在两片AD芯片，有两个AD_Rst复位引脚，而FPGA只分配了一个管脚时，因在顶层文件中，采用一个与门把两片AD的复位信号相连在一起。如图6、7所示。

图 6

图 7

5、当出现如图8所示的错误时，因采用图9的方法解决。

图 8

图9

6、在分配引脚的过程中，设置的电压电流，应结合硬件电路AD的原理图进行设置。由于，此次AD采集的供电电压为3.3V，所以我们进行一下更改，如图10所示。

图 10