FPGA学习（第9节）-Verilog设计电路大串讲（误区+组合逻辑+时序逻辑+状态机设计）

Verilog是硬件描述语言，是通过语言来描述一个硬件电路。

代码--》硬件电路，不能像C语言那样来思考编程。而是从实实在在的硬件角度来编程，只要上电，硬件整体都开始工作，只是这部分硬件是否此时被使能，是否能开始输出。通过以下，来对硬件描述语言设计中的基础知识点来串讲以下。

一、学习误区

（1）不要想着把所有语法都弄清，都学会，Verilog中很多语法对于设计时用不到的，或者说很多语法不需要用，只用一部分重点常用的语法就可以设计出很完成的工程应用代码。

（2）Verilog设计要有硬件思维，时刻注意是硬件描述语言，现在在通过描述产生实际电路。

对于fpga来说，重视的是设计思维，设计技巧。

二、学习哪些

器件同时都在工作，同时执行

三、组合逻辑学习

组合逻辑类型：门级、选择器、比较器

组合逻辑的Verilog描述

initial是用在仿真

组合逻辑时序特点（随时改变）输入变，输出立刻变，不等待，但是有一定延迟。

组合逻辑竞争冒险（存在延时导致毛刺）

四、时序逻辑

Verilog描述的就是一个硬件D触发器

例子：C=A+B

合理

时序逻辑时序特点（等待上升沿才变化）

行为建模----在什么条件下值是多少 就是行为描述

在什么条件下值是多少 就是行为描述

五、状态机设计