state忘记设置缺省状态的悲剧

最近在调试NRF24L01的收发模块，将发送模块的控制程序设置成3个步骤，分别对应于3个状态：configue_init、data_load,irq_check，结果由于缺少熟练使用verilog的经验以及粗心的缘故，想当然地以为程序会按照设定的流程无误地运行，压根就没有想到设置状态机的缺省状态，结果苦苦调试了好几天，依然摸不着头脑眼睁睁就这么走人死胡同。直到用signaltap发现状态机并不是想象的那样时才幡然醒悟：原来没有设置缺省状态。

做这种事还真需要耐心啊 ，对我这种干什么都不大耐烦的人还真是个较大的考验。