计算机组成原理(2)复习提纲
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本来想自己做整理的,偶然间想起曾经有先人给我们留下的遗产,在此做一个备份
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第三章多层次的存储器
l P65 表3.1
l P66 SRAM(静态读写存储器)和DRAM(动态读写存储器)的比较
SRAM存取速度快,但容量不如DRAM
l P71 DRAM刷新
DRAM存储位元是给予电容器上的电荷量存储,这个电荷量随着时间和温度而减少,因此必须定期刷新,以保持它们原来记忆的正确信息。
集中式刷新:DRAM的所有行在每一个刷新中期中都被刷新。
分散式刷新:每一行的刷新插入到正常的读/写周期之中。
l P72 例2图3.9
l P73 例3图3.10
l RAM和ROM的区别
SRAM和DRAM都是随机读写存储器,它们的特点是数据可读可写。
ROM是只读存储器,工作时只能读出,不能写入。其中存储的原始数据,必须在它工作以前写入。只读存储器工作可靠,保密性强。
l ROM PROM EPROM FLASH优缺点概念
掩模ROM
可编程ROM
PROM 一次性编程。
EPROM光擦除可编程可读存储器,根据需要写入,需要更新时将元存储内容抹去,再写入新的内容。
FLASH高密度非失易失行的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性以为这存放的数据在没有电源的情况下可以长期保持。
l 模块化存储器
编址方式:顺序、交叉(工作原理,概念)图3.26
顺序:某个模块存取时,其他模块不工作。某个模块出现故障时,其他模块可以正常故障。添加模块来扩充存储器容量也比较方便。但是各模块串行工作,存储器的带宽受到了限制。
交叉:可以实现多模块流水式并行存取,大大提高存储器的带宽。
l Cache 定义、功能和CPU和主存间速度、基本原理
cache是一种高速缓冲存储器,是为了解决CPU和主存速度不匹配而采用的技术。原理基于程序运行中具有的空间局部性和时间局部性的特征。
cache位于CPU内,由全硬件组成,速度快于主存
l Cache 命中率、平均访问时间访问效率 P92 例6
Nc:cache完成存取的总次数。
Nm:主存完成存取的总次数
h:命中率。Nc/(Nc+Nm)
tc:命中时cache访问时间
tm:未命中时的主存访问时间
ta:cache/主存心态的平均访问时间。ta=h*tc+(1-h)*tm
r:主存慢于cache的倍率。tm/tc
e:访问效率。tc/ta=tc/(h*tc+(1-h)*tm)=1/(h+(1-h)*r)=1/(r+(1-r)*h)
l 映射方式全相联、直接、组相联 P96 例 7、8、9
cache数据块大小称为行Li(i=0——2^r-1),主存数据块大小称为块Bi(i=0——2^s-1)。行与块是等长的,每个行(块)由k=2^w个连续字组成。
全相联映射方式
主存地址长度=s+w位(标记大小s,字号w),寻址单元长度=行大小=块大小=2^w,主存的块数=2^s,标记大小=s,cache行数不由地址格式确定。
直接映射方式
主存地址长度=s+w位(标记大小=s-r,行号r,字号w),寻址单元长度=2^(s+w),行大小=块大小=2^w,主存的块数=2^s,cache行数=m=2^r。
组相联映射方式
主存地址长度=s+w位(标记大小=s-d,组号d,字号w),寻址单元长度=2^(s+w),行大小=块大小=2^w,主存的块数=2^s,每组行数=k,每组的v=2^d,cache行数=kv
l 写策略 P97
写回法:当CPU写cache命中时,只修改cache的内容,而不立即写入主存;只有当此行被换出时才写回主存。
全写法:当写cache命中时,cache与主存同时发生写修改,因而较好地维护了cache与主存的内容的一致性。
写一次法:写命中与写未命中的处理方法与写回法基本相同,只是第一次写命中是要同时写入主存。
l 3.7虚拟存储器(实地址、虚地址)
虚地址(逻辑地址):用户编织程序时使用的地址
实地址(物理地址):计算机物理内存的访问地址。
l 3种传送方式
第六章总线系统
总线分类:内部总线、系统总线、I/O总线
总线特性:物理特性、功能特性、电气特性、时间特性
l 单总线多总线优缺点、特点
单总线
所有的高速设备和低俗设备都挂在同一总线上,切总线只能分时工作,即某一时间只能运行一对设备之间传送数据。
连接到总线上的逻辑部件必须高速运行,一边在某些设备需要使用总线时,能迅速获得总线控制权;而当不再使用总线时,能迅速放弃总线控制权。否则,由于一条总线由多种功能部件共用,可能导致很大的时间延迟。
结构简单,容易扩展多CPU系统。
多总线
多总线结构体现了高速、中速、低俗设备连接到不同的总线上同时进行工作,以提高总线的效率和吞吐量,而且处理器结构的变化不影响高速总线。
l 总线仲裁方式:集中式分布式特点
集中式仲裁:
链式查询方式
优点:只用很少几根线就能按一定优先次序实现总线仲裁,并且这种链式结构很容易扩充设备。缺点:对询问链的电路故障很敏感。优先级固定,如果优先级高的设备出现频繁的请求时,那么优先级低的设备可能长期不能使用总线。
计数器定时查询方式
优先级的顺序是固定的,如果从中止点开始,优先级相等。这样可以方便改变有线次序,但是是以增加线数为代价。
独立请求方式
优点 响应时间快,对优先次序的控制相当灵活,可以通过程序来改变优先次序,可以用屏蔽某个请求的办法,不响应来自无效设备的请求。
分布式仲裁:
每个功能模块都有自己的仲裁号和仲裁器,有总线请求时,把唯一的仲裁号发送到共享的仲裁总线上,每个仲裁器讲中拆总线上得到的号与自己的号进行比较,如果仲裁总线上的号大,则他的总线请求不予响应,并撤销仲裁号。获胜者的仲裁号保留在仲裁总线上。
l PCI总线 P200
同步时序协议 集中式仲裁策略 支持无线的猝发式传送
第七章外存与I/O设备
l 外围设备
组成:存储介质 驱动装置 控制电路
分类:输入设备 输出设备 外村设备 数据通信设备 过程控制设备
l 磁盘上的信息分布
l 信息指标(道密度位密度)例1
存储密度
道密度:眼磁盘半径方向单位长度上的磁道数。道/英寸。
位密度:刺刀单位长度上能记录的二进制代码位数。位/英寸。
面密度:位密度和到密度的乘积。位/平方英寸
Ta平均存取时间
Ts平均找道时间 1/2r平均等待时间 r磁盘旋转速率 N每磁道字节数 b传送的字节数
Ta=Ts+1/(2*r)+b/(r*N)
Dr数据传输率
D位密度 v磁盘旋转的线速度磁盘选择速度n转/秒 磁道容量N个字节
Dr=nN=Dv
l 显示P224
分辨率是指显示器所能表示的像素个数。取决于显像管荧光粉的粒度、荧光屏的尺寸和CRT电子束的聚焦能力。
像素越高,分辨率越高,图像越清晰。
灰度级是指黑白显示器中所显示的像素点的亮暗差别,在彩色显示器中表现为颜色的不同。取决于每个像素对应刷新存储器单元的位数和CRT本身的性能。
灰度级越多,图像层次越清楚逼真。
第八章输入输出系统
l P236 信息交换方式软/硬件实行适用于。。
程序查询方式 软件
CPU的操作和外围设备的操作能够同步,而且硬件结构比较简单。CPU浪费很大。仅适用于单片机和数字处理DSP。
程序中断方式 软件
外围设备通知CPU送出输入数据或接受输出数据的一种方式。适用于随机出现的服务,并且一旦提出要求,应立即进行。微机。
直接内存访问(DMA)方式 硬件
适用于内存和告诉外围设备之间大批数据交换的场合,微机。
通道方式 硬件
大型计算机。
l P240 中断方式
l P242 图8.6
BS工作标志触发器
RD中断触发器 准备就绪的标准 做好一次数据的接受或传送1
EI允许中断触发器某设备可以向CPU发出中断请求 1(软件控制是否允许设备发出中断请求)
IR中断请求触发器某设备发出了中断请求1
IM中断屏蔽触发器1CPU不受理外界的中断
l P243 单级中断多级中断保护现场信息堆栈
好处:控制逻辑简单,保存和回复限产的过程按先进后出顺序进行;每一级中断不必单独设置现场保护区,各级中断限产可按顺序放在同一个栈里。
l P251 DMA传送方式原理、优点
DMA控制器从CPU完全接管对总线的控制,数据交换不经过CPU,而直接在内存和I/O设备之间进行。
DMA和CPU分时使用内存:1、停止CPU访内2、周期挪用3、DMA与CPU交替访内
l P258 通道
l P260 工作方式选择、多路基本思路
选择通道
用于连接高速外围设备(磁盘磁带),以数据块方式船速。由于传输率很高,所有职位一台设备符文是合理的。但是这类设备的辅助操作时间很长。
多路通道
数组多路通道
当某设备进行数据传送时,通道只为改设备服务。当设备执行寻址,通道暂时断开与这个设备的连接,挂起该设备的通道程序,去为其他设备服务。
优点:保留了选择通道高速传送数据的优点,又充分利用了控制性操作的时间间隔为其他设备服务,是通道效率得到充分发挥。
字节多路通道 用于连接大量的低速设备(键盘打印机)。这些设备的数据传输率很低,传送两个字节之间有很多空闲时间,字节多路通道利用这个空闲时间为其他设备服务。
共同点:都是多路通道,在一段时间内能交替执行多个设备的通道程序,社这些设备同时工作。
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