FPGA时序约束的一些基本概念

1、在约束时，有4个常见的概念：
Cell:指在fpga内部的功能模块，比如 寄存器，存储器块等；
Pin:指的是每个模块的输入输出引脚；
Net：指连接各个Pin之间的网络；
Port:实际指的就是fpga的物理输入输出管脚。即你在工程顶层文件定义的输入输出管脚。

在实际链路中的位置如下图所示：

2、Tskew 时钟偏斜
Tskew：指时钟从同一个源时钟clk出发到源寄存器reg1 和目的寄存器reg2的时间差。
Tskew=Tclk2-Tclk1
notice：是用到目的寄存器reg2的时间去减 到源寄存器reg1的时间。

3、Launch edge &Latch edge 建立 锁存沿
在进行静态时序分析时，需确定时序分析的起点launch 和latch沿，如下图 数据从reg1到reg2的发送，
Launch edge：时序分析的起点。
Latch edge：时序分析的终点，指reg2寄存器锁存数据的时钟沿。
一般在一个周期内就能完成数据从reg1到reg2的发送。如下图所示

4、Tco（clock to output delay）数据输出延时
如下图所示，即时钟有效沿到达reg1开始到其输出有效数据的时间

5、UI （unit interval） 单元间隔，简单理解就是两次发送数据的时间间隔
SDR：在单沿发送数据时，UI=时钟周期。
DDR：在双沿（上下沿）都发送数据时，UI=时钟周期/2。
6、Pin to Pin Delay （tpd）
tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，要求输入到输出之间只有组合逻辑，才是tpd延时。