异步fifo的设计(二)
来源:互联网 发布:ntfs for mac 知乎 编辑:程序博客网 时间:2024/06/03 19:21
这篇文章接上一篇文章讲,首先看一下异步fifo设计的整体框图:
在该设计中会有6个小模块:
1、fifo.v这个模块是顶层模块;
2、fifomem.v:这个模块是fifo的内存缓冲器,该内存属于双端RAM
3、sync_r2w.v:这个模块是将读指针rd_ptr同步化到写的时钟域;
4、sync_w2r.v:这个模块是将写指针wr_ptr同步化到读的时钟域;
5、rd_ptr_empty:这个模块是判断fifo是否处于空状态;
6、wr_ptr_full:这个模块主要是判断fifo是否处于满状态;
其中代码如下:
module fifo #(parameter size_data=8, parameter size_addr=4)(input wr_inc,wr_clk,wr_rst, input rd_inc,rd_clk,rd_rst, input [size_data-1:0]wr_data, output wr_full,rd_empty, output [size_data-1:0]rd_data,); wire [size_addr-1:0] wr_addr,rd_addr; wire [size_addr:0]wr_ptr,rd_ptr,wq2_rd_ptr,rq2_wr_ptr; sync_r2w m1(wr_clk,wr_rst,rd_ptr,wq2_rd_ptr); sync_w2r m2(rd_clk,rd_rst,wr_ptr,rq2_wr_ptr); ram_fifo m3(wr_clk,wr_en,wr_addr,rd_addr,wr_full,wr_data,rd_data); rd_empty m4(rd_clk,rd_rst,rd_inc,rd_ptr,rq2_wr_ptr,rd_addr,rd_empty); wr_full m5(wr_clk,wr_rst,wr_inc,wq2_rd_ptr,wr_full,wr_addr,wr_ptr);endmodule
module ram_fifo(wr_clk,wr_en,wr_addr,rd_addr,wr_full,wr_data,rd_data);parameter size_addr=4;parameter size_data=8;input wr_clk;input wr_en;input [size_addr-1:0]wr_addr,rd_addr;input [size_data-1:0]wr_data;input wr_full;output [size_data-1:0]rd_data;wire [size_data-1:0]rd_data;localparam depth=1<<size_addr;reg [size_data-1:0] ram [depth:0];assign rd_data=ram[rd_addr];//读数据always@(posedge wr_clk)beginif(wr_en&&(!wr_full)) begin ram[wr_addr]<=wr_data; endendendmodule
module sync_w2r(rd_clk,rd_rst,wr_ptr,rq2_wr_ptr);parameter size_addr=4;input rd_clk,rd_rst;input [size_addr:0]wr_ptr;output[size_addr:0]rq2_wr_ptr;reg [size_addr:0]rq2_wr_ptr;reg [size_addr:0]rq1_wr_ptr;always@(posedge rd_clk or negedge rd_rst)begin if(!rd_rst) {rq2_wr_ptr,rq1_wr_ptr}<=0; else {rq2_wr_ptr,rq1_wr_ptr}<={rq1_wr_ptr,wr_ptr};endendmodule
module sync_r2w(wr_clk,wr_rst,rd_ptr,wq2_rd_ptr);parameter size_addr=4;input wr_rst,wr_clk;input [size_addr:0]rd_ptr;output[size_addr:0]wq2_rd_ptr;reg [size_addr:0]wq2_rd_ptr;reg [size_addr:0]wq1_rd_ptr;always@(posedge wr_clk or negedge wr_rst)begin if(!wr_rst) {wq2_rd_ptr,wq1_rd_ptr}<=0; else {wq2_rd_ptr,wq1_rd_ptr}<={wq1_rd_ptr,rd_ptr};endendmodule
module rd_empty(rd_clk,rd_rst,rd_inc,rd_ptr,rq2_wr_ptr,rd_addr,rd_empty);parameter size_addr=4;input rd_clk,rd_rst,rd_inc;input [size_addr:0] rq2_wr_ptr;output[size_addr:0] rd_ptr;output[size_addr-1:0] rd_addr;output rd_empty;reg [size_addr:0] rd_ptr;wire [size_addr-1:0] rd_addr;reg rd_empty;reg [size_addr:0] rd_bin;wire [size_addr:0] rd_bin_next,rd_grey_next;wire rd_empty_val;//用来判断是否为空always@(posedge rd_clk or negedge rd_rst)begin if(!rd_rst) {rd_bin,rd_ptr}<=0; else {rd_bin,rd_ptr}<={rd_bin_next,rd_grey_next};endassign rd_addr=rd_bin[size_addr-1:0];//读地址的生成逻辑assign rd_bin_next=rd_bin+(rd_inc&(~rd_empty));//读指针的二进制形式assign rd_grey_next=(rd_bin_next<<1 )^ (rd_bin_next);//读指针的格雷码形式以及生成逻辑assign rd_empty_val=(rq2_wr_ptr==rd_grey_next);//判断fifo是否为空always@(posedge rd_clk or negedge rd_rst)begin if(!rd_rst) rd_empty=1'b1; else rd_empty<=rd_empty_val;endendmodule
module wr_full(wr_clk,wr_rst,wr_inc,wq2_rd_ptr,wr_full,wr_addr,wr_ptr);parameter size_addr=4;input wr_clk,wr_rst,wr_inc;input [size_addr:0]wq2_rd_ptr;output[size_addr-1:0]wr_addr;output[size_addr:0]wr_ptr;output wr_full;wire [size_addr-1:0]wr_addr;reg [size_addr:0] wr_ptr;reg wr_full;reg [size_addr:0] wr_bin;wire[size_addr:0] wr_bin_next,wr_grey_next;wire wr_full_val;always@(posedge wr_clk or negedge wr_rst)begin if(!wr_rst) {wr_bin,wr_ptr}<=0; else {wr_bin,wr_ptr}<={wr_bin_next,wr_grey_next};endassign wr_bin_next=wr_bin + (wr_inc & (~wr_full));assign wr_grey_next=(wr_bin_next<<1) ^ (wr_bin_next);assign wr_addr=wr_bin[size_addr-1:0];assign wr_full_val=((~wq2_rd_ptr[size_addr:size_addr-1]==wr_grey_next[size_addr:size_addr-1])&&(wq2_rd_ptr[size_addr-2:0]==wr_grey_next[size_addr-2:0]));always@(posedge wr_clk or negedge wr_rst)begin if(!wr_rst) wr_full<=1'b0; else wr_full<=wr_full_val;endendmodule
最后,还想再谈一点。因为异步fifo设计中读和写所用到的时钟不一样,时钟速度也不一样,那么当两个时钟速度差别很大的时候会涉及到两个比较困扰的问题。
1)时钟快慢有差别的时候,同步化的grey码变化两次但是采样一次,根据同步化的值可以发现有两个bit发生变化,这会不会导致多位同步化问题?
答案是不会的,虽然grey码呈现出的结果是变化了两个bit,但是它是在顺序变化的,第一次变化稳定之后,第二次在第一次的基础之上根据同步化后的时钟上升沿进行变化,这样的话不涉及多位变化问题。
2)快时钟下的grey码计数器变化比较快,是否会出现快时钟域的grey码计数器已经进入full状态,但是在full+1状态才检测到,导致fifo出现上溢现象?
答案是不会的。假设wr_clk 比较快,wr_ptr最终会追赶上rd_ptr,但是当fifo进入full状态时,wr_full就会置1,此时fifo就会停止写操作,rd_ptr增加有空余地址可写之后才会重新写入数据。同样的道理,如果rd_clk比较快的话,rd_ptr最终会追赶上wr_ptr,当fifo进入空状态之后,rd_empty就会置1,此时就会停止读操作,直到rd_ptr增加写入新的数据之后才会开始读数据,这样也就不会出现下溢情况。
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