VHDL & Verilog HDL 语言编程的经验之谈
来源：互联网 发布：全国二手车评估软件 编辑：程序博客网 时间：2024/05/17 08:46
Verilog语言存在两种赋值方式：阻塞赋值（=，串行）与非阻塞赋值（<=，并行）。
掌握可综合风格的Verilog模块编程的八个原则会有很大的帮助。在编写时牢记这八个要点可以为绝大多数的Verilog用户解决在综合后仿真中出现的90-100% 的冒险竞争问题。
1) 时序电路建模时，用非阻塞赋值。
2) 锁存器电路建模时，用非阻塞赋值。
3) 用always块建立组合逻辑模型时，用阻塞赋值。
4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。
5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。
6) 不要在一个以上的always块中为同一个变量赋值。
7) 用$strobe系统任务来显示用非阻塞赋值的变量值
8) 在赋值时不要使用 #0 延迟
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