always模块的使用方法

   always模块 这个模块可以被综合，功能：一直重复执行，与其他模块是并行的。

  使用格式：always @ (敏感事件列表)，其中“敏感事件列表”的目的是触发always模块的进行。“敏感事件列表”通常由一个或多个事件表达式构成，构成的表达式就是模块启动的条件，当存在多个事件表达式时，要用关键词or将多个触发条件结合起来。

Verilog HDL的语法规定：对于模块启动条件中的多个触发条件，只要有一个成立，就可以启动always模块内语句的执行。

举例：always@(a or b or c) begin

...

end

在always敏感事件列表中，只要a、b、c信号的电平有任一个发生变化，begin...end语句就会被触发。

补充：在always模块内，逻辑是按照语句的顺序执行的，为顺序语句。注意两个always模块是同时进行的。