MYIR-ZYNQ7000系列-zturn教程(1)-从新建工程到下载bit文件

来源：互联网发布：软件项目任务书编辑：程序博客网时间：2024/06/10 15:58

开发板环境：vivado 2017.1 ，开发板型号xc7z020clg400-1（工程末尾提供了工程源代码大家可以去网盘下载）

Step1 点击File->New Project 新建一个vivado工程

点击Next

填写工程名和工程保存路径

点击Next

按下图填写Package为clg400，Speed grade 为-1，点击Next

点击Finish，完成vivado创建

已经创建好的vivado 工程如下图所示

Step2 点击Add Sources 创建一个.v文件

在弹出的对话框中点击Add or create design sources

在弹出的对话框中点击Create File 新建文件

在弹出的对话框中填写新建的工程名，点击OK

下图已经创建好的.v文件，然后点击Finish

点击OK

点击Yes

已经建好的工程下图所示

工程源码：
module user_led
(
i_clk,
i_rst_n,
led
);

input i_clk;
input i_rst_n;
output [2:0] led;

reg [25:0] cnt;
reg [2:0] led_r;
reg [3:0] count;

always@(posedge i_clk or negedge i_rst_n)//1s的计数led有点慢这里用的是0.5s计数
if(i_rst_n==1'b0)
cnt <= 26'd0;
else if(cnt==26'd24999999)
cnt <= 26'd0;
else
cnt <= cnt + 1'b1;

always@(posedge i_clk or negedge i_rst_n)
if(i_rst_n==1'b0)
count <= 4'd0;
else if(count==4'd3&&cnt==26'd24999999)
count <= 4'd0;
else if(cnt==26'd24999999)
count <= count + 1'b1;

always@(posedge i_clk or negedge i_rst_n) //注意三色灯是共阳极接法
if(i_rst_n==1'b0)
led_r <= 3'b111;
else case(count)
4'd0: led_r <= 3'b110;
4'd1: led_r <= 3'b101;
4'd2: led_r <= 3'b011;
4'd3: led_r <= 3'b000;
default : led_r <= 3'b111;
endcase

assign led = led_r;

endmodule

这里我写的是一个流水灯比较简单，你们可以自己写一个，也可以将我提供的代码复制到这个user_led工程里面

Step3 添加管脚约束文件.xdc，点击左侧的Add Sources

在弹出的对话框中选择Add or create constraints 新建一个xdc约束文件，点击Next

在弹出的对话框中点击Create File

在新建文件对话框中填写约束文件名称，点击OK

下图是新建的xdc文件，点击Finish 完成对xdc文件的创建

已经新建好的约束文件如下图所示

这个工程的约束文件：

set_property PACKAGE_PIN R14 [get_ports {led[0]}]
set_property PACKAGE_PIN Y16 [get_ports {led[1]}]
set_property PACKAGE_PIN Y17 [get_ports {led[2]}]
set_property PACKAGE_PIN U14 [get_ports i_clk]
set_property PACKAGE_PIN R19 [get_ports i_rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports i_clk]
set_property IOSTANDARD LVCMOS33 [get_ports i_rst_n]

将我提供的约束文件复制到这个xdc文件中如下图所示