ISE 14.7 Verilog 语言编写的模块调用

     本人第一次写博客，用Spartan板子也有一段时间了，但是对于程序的调用在第一次的学习没有成功以后就一直没有再去整理。今天把自己摸索出的一个例程给大家分享一下。

    首先使用的ISE版本是14.7的。本例程是设计一个两位的比较器，采用调用一位的比较器来实现。

   第一步：建立一个新的项目。

     第二步：建立一个Text File，命名为eq_2_utilize.作为顶层文件，再采用同样的方法建立eq1的一位加法器模块。

    第三步：建立好的两个模块如下图所示，只需要保存，随后先把顶层文件加入到项目当中，会如下图2所示。

     我们会看到图中的两个调用的函数是显示的有个“？”，就是在顶层的文件当中还没有加入底层的模块。下面我们把底层的模块添加到顶层模块里面。

然后就可以进行综合了。

另附调用的使用方法：