Verilog HDL 数据类型的选择
来源：互联网 发布：崩坏3矩阵难度 编辑：程序博客网 时间：2024/06/08 02:45
从模块内部来讲,输出端口可以是线网或reg数据类型；从模块外部来看,输出必须连接到线网类型的变量，而不能连接到reg类型的变量。这句话一开始，让很多初学者一头雾水，不过总结一下，其实就一回事
直接看图
至于驱动，我的理解是这样的， 
不确切的说，有些类似 高级程序语言中的调用关系；不过显然，这两个并不等同。
总结一下：
- 输入端口必须是net型
- 输出端口可以是net型,也可以是regester型
- 输出端口在过程块中被赋值，则必须定义成regester型
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