I2C总线

一、概述

        I2C是Inter-integrated circuit的缩写，两条双向的线，一条SDA (Serial Data Line)，另一条SCL (Serial Clock)。
SCL：上升沿将数据输入到每个EEPROM器件中，下降沿驱动EEPROM器件输出数据（边沿触发）。
SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成“线与”关系。
速率：
普通模式：100kHz
快速模式：400kHz
高速模式：3.4MHz

二、硬件结构

        每一个I2C总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管，输入缓冲为一只高输入阻抗的同相器，这种电路具有两个特点：

1）由于SDA、SCL为漏极开路结构(OD)，因此它们必须接有上拉电阻,阻值的大小常为 1k8, 4k7 and 10k ，但1k8 时性能最好；当总线空闲时，两根线均为高电平。连到总线上的任一器件输出的低电平，都将使总线的信号变低，即各器件的SDA及SCL都是线"与"关系。

2）引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致，为"时钟同步"和"总线仲裁"提供了硬件基础。

三、主设备与从设备

        系统中的所有外围器件都具有一个7位的"从器件专用地址码"，其中高4位为器件类型，由生产厂家制定，低3位为器件引脚定义地址，由使用者定义。主控器件通过地址码建立多机通信的机制，因此I2C总线省去了外围器件的片选线，这样无论总线上挂接多少个器件，其系统仍然为简约的二线结构。终端挂载在总线上，有主端和从端之分，主端必须是带有CPU的逻辑模块，在同一总线上同一时刻使能有一个主端，可以有多个从端，从端的数量受地址空间和总线的最大电容 400pF的限制。

• 主设备主要用来驱动SCL line；
• 从设备对主设备产生响应； 

        二者都可以传输数据，但是从设备不能发起传输，且传输是受到主设备控制的。
 

四、I2C协议

1.空闲状态

        I2C总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 

2.起始信号与停止信号

起始信号：当SCL为高期间，SDA由高到低的跳变；启动信号是一种电平跳变时序信号，而不是一个电平信号。
停止信号：当SCL为高期间，SDA由低到高的跳变；停止信号也是一种电平跳变时序信号，而不是一个电平信号。
 

3.ACK

        发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P。

        对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。

4.数据的有效性

        I2C总线进行数据传送时，时钟信号为高电平期间，数据线上的数据必须保持稳定，只有在时钟线上的信号为低电平期间，数据线上的高电平或低电平状态才允许变化。即1）数据在SCL的上升沿到来之前就需准备好，因为数据是在SCL的上升沿打入到器件中的；2）一直保持到SCL的下降沿结束。
 

5.数据的传送

        在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。数据位的传输是边沿触发。

6.时钟同步

        如果从机希望主机降低传送速度可以通过将SCL主动拉低延长其低电平时间的方法来通知主机，当主机在准备下一次传送发现SCL的电平被拉低时就进行等待，直至从机完成操作并释放SCL线的控制控制权。这样以来，主机实际上受到从机的时钟同步控制。可见SCL线上的低电平是由时钟低电平最长的器件决定；高电平的时间由高电平时间最短的器件决定。这就是时钟同步，它解决了I2C总线的速度同步问题。

五、工作过程

        总线上的所有通信都是由主控器引发的。在一次通信中，主控器与被控器总是在扮演着两种不同的角色。

1.主设备发送数据

        主设备发送起始位，这会通知总线上的所有设备传输开始了，接下来主机发送设备地址，与这一地址匹配的slave将继续这一传输过程，而其它slave将会忽略接下来的传输并等待下一次传输的开始。主设备寻址到从设备后，发送它所要读取或写入的从设备的内部寄存器地址；之后，发送数据。数据发送完毕后，发送停止位：
        写入过程如下：

• 主设备发送起始位S；
• 主设备发送命令字节，即7位从设备的地址和1位读/写控制（R/W=0）；
• 释放总线，等到从设备应答ACK=0。如果从设备接收成功，则进行应答；若没有握手成功或者发送的数据错误时不产生应答，此时要求重发或者终止。
• 主设备发送想要写入的内部寄存器地址；从设备应答；
• 主设备发送数据；从设备应答；
• 主设备再发送下一个数据字节；
• 当主设备发送最后一个数据字节并收到从设备的ACK后，发送停止位P；从设备收到P信号后退出与主设备的通信；从设备收到停止信号后，进入到一个内部的写入周期，大概需要10ms，此间任何操作都不会被响应；因此以这种方式的两次写入之间要插入一个延时，否则会导致失败。

 
        需要说明的是：
（1）主设备通过发送地址码与对应的从设备建立了通信关系，而挂接在总线上的其它从设备虽然同时也收到了地址码，但因为与其自身的地址不相符合，因此提前退出与主设备的通信。
（2）主设备的一次发送通信，其发送的数据数量不受限制。主机是通过 P 信号通知发送的结束，从机收到 P 信号后退出本次通信； 
（3）主机的每一次发送后都是通过从机的 ACK 信号了解从机的接收状况，如果应答错误则重发。

2.主设备读取数据

        读的过程比较复杂，在从slave读出数据前，必须先要告诉它哪个内部寄存器是你想要读取的，因此必须先对其进行写入(dummy write)：

• 发送起始位；
• 发送命令字节，slave地址+write bit set；
• 发送内部寄存器地址；
• 重新发送起始位，即restart；
• 重新发送slave地址+read bit set；
• 读取数据
• 主机接收器在接收到最后一个字节后，也不会发出ACK信号。于是，从机发送器释放SDA线，以允许主机发出P信号结束传输。 
• 发送停止位

        主机所接收数据的数量是由主机自身决定，当发送“非应答信号/A”时从机便结束传送并释放总线（非应答信号的两个作用：前一个数据接收成功，停止从机的再次发送）。

六、总线死锁原因分析

        I2C总线写操作过程中，主机在产生启动信号后控制SCL产生8个时钟脉冲，然后拉低SCL信号为低电平，在这个时候，从机输出应答信号，将SDA信号拉为低电平。如果这个时候主机异常复位，SCL就会被释放为高电平。此时，如果从机没有复位，就会继续I2C的应答，将SDA一直拉为低电平，直到SCL变为低电平，才会结束应答信号。而对于主机来说，复位后检测SCL和SDA信号，如果发现SDA信号为低电平，则会认为I2C总线被占用，会一直等待SCL和SDA信号变为高电平。这样，主机等待从机释放SDA信号，而同时从机又在等待主机将SCL信号拉低以释放应答信号，两者相互等待，I2C总线进人一种死锁状态。同样，当I2C进行读操作时，从机应答后输出数据，如果在这个时刻主机异常复位而此时从机输出的数据位正好为0，也会导致I2C总线进入死锁状态。
        解决方案通常有如下几种：
（1）将从机的电源设计为可控，当发生总线死锁的时将从机复位
（2）可以在从机的程序中加入监测功能，如果总线长时间被拉低则释放对总线的控制
（3）在主机中增加I2C总线恢复程序。每次主机复位后，如果检测到SDA被拉低，则控制SCL产生<=9个时钟脉冲(针对8位数据的情况)，每发送一个时钟脉冲就检测SDA是否被释放，如果SDA已经被释放就再模拟产生一个停止信号，这样从机就可以完成被挂起的读写操作，从死锁状态中恢复过来。这种方法有一定的局限性，因为大部分主机的I2C模块由内置的硬件电路来实现，软件并不能够直接控制SCL信号模拟产生需要时钟脉冲