AXI4协议分析

/* 1.主从两端输出的valid信号什么时候变为无效?当valid和ready同时有效的时候把valid信号置为无效 2.axi总线读写的地址总是由主机发出，写的数据也是由主机发出，读的数据由从机回应*/module Register_Poll(input pcie_clk,// 接收主机发来的写地址命令input   [31:00] m_axil_awaddr, // 主机给的，把数据写到从机哪个地址input         m_axil_awvalid, // 主机给的，主机的写地址信号有效output      m_axil_awready, // 返给主机的// 接收主机发来的写数据命令// 当主机的写地址和写数据同时有效的时候，下面的地址和数据才可以使用input   [31:00] m_axil_wdata, // 主机给的，写什么数据给从机input   [03:00] m_axil_wstrb, // 没有用的信号input         m_axil_wvalid, // 主机给的，主机的写数据信号有效output      m_axil_wready , // 返给主机的// 响应上面主机的写命令output [01:00]m_axil_bresp , // 反给主机的，标志数据是否被成功的接收到了，默认一直成功output reg      m_axil_bvalid, // 反给主机的（当主机的写地址和写数据同时有效的时候,从机响应有效）input         m_axil_bready, // 主机给的（用来把m_axil_bvalid置0的时候使用）// 接收主机发出的读地址命令input   [31:00] m_axil_araddr, // 主机给的input         m_axil_arvalid, // 主机给的，如果主机的读地址信号有效，从机开始输出读数据有效信号和主机要读的数据output      m_axil_arready, // 返给主机的，一直为1就可以了// 响应主机的读地址命令，给主机把数据返回去output reg[31:00] m_axil_rdata, // 返给主机要读的数据(m_axil_arvalid有效的之后就可以输出了) output [01:00]m_axil_rresp , // 返给主机的，一直为0就可以了output reg      m_axil_rvalid, // 返给主机的数据有效信号(m_axil_arvalid有效的之后就可以输出了) input         m_axil_rready, // 主机给的（用来把m_axil_rvalid置0的时候使用）output reg [15:00] image_wide ,output reg [15:00] image_height ,output reg [15:00] image_enob ,output reg [15:00] sys_control ,input rst_n);上面的是一个AXI4的从机接口，主机的现在没有接触，遇到了在区总结！