ARM MIPS(一)

概念

CPU : 利用多个专用的逻辑模块,构造成一个专用的数据处理结构, 利用指令进行数据的存放,计算,取出等动作,是一个复杂的数据逻辑处理模块, 体系主要有RISC和CISC.

RISC:  精简指令设置的计算机体系,这个指的是将指令进行精巧而有效的规定, 该体系指的是CPU的结构,是的使用该CPU更容易理解和微代码的实现!

CISC: 复杂指令设置的计算机体系,这个更多的是x86的Inter的体系,

 

MIPS: 是一种拥有流水线技术的RISC的体系结构的CPU, 利用5级流水线技术能够更加充分的提高CPU的工作率.

早期典型的MIPS五级流水线:

将每条指令执行过程分为5级, 每一级称为一个流水线阶段,每个阶段如果占用的时间是相同的,那么这个流水线是高效的,但是往往实际的时候很不容易实现! 这条指令的五个阶段是;

1. 首先是取指令(Insturction fetch) , 从指令高速缓存(I-cache) 获取下一条指令 .

2. 根据该指令, 需要读取相关的源寄存器获取数据(RD--read register), 读取该指令的源寄存器指令的CPU寄存器的内容

3.  ALU 算术逻辑单元(arithmetic logic unit ) ,将上面获得的数据, 在该时钟周期内完成算术或者逻辑操作.

4. MEM(内存访问) , 该阶段指令将上面运算结束的数据或者逻辑 来进行D-cache(数据高速缓存)的 读写

5. WB(Write back)写回 --利用D-cache, 将相关的结果写到寄存器堆中.

看这个五个过程,就是定义一条指令的运行过程,

为了么要加上高速缓存呢?   因为随着CPU频率的提高, CPU对数据的计算速度一直在提高, 而CPU直接从内存中读取数据的时间要比 计算时间慢了50-100倍, 因此 高效的流水线 还需要加上 高速缓存.高速缓存 能够提高CPU对内存访问的速度,提高至少50倍,  它采用可以高速存取的小容量的局部存储器, 保存着内存数据的拷贝.  MIPS将指令高速缓存(I-cache )和 数据高速缓存(D-cache) 进行了分离,  高速缓存中的数据都对应着内存相应的地址数据拷贝 , 都有一个高速缓存数据标签(高速缓存中还保存着数据对应的内存地址),因此CPU很容易就能够查找, 并不会出错!