quartus ii 8.0 fft ip core 缓冲突发 突发(Burst)

上一篇 / 下一篇  2009-03-20 14:24:08 / 天气: 舒适 / 心情: 高兴 / 个人分类：FPGA QUARTUS II

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长度为N的离散傅立叶变换(DFT)是计算单位圆上N点均匀分布的离散时间序列( k=2nk／N，k=0，…，N—1)的取样傅立叶变换。

具体的我仿真附件里了！

2．缓冲突发(Buffered Burst)I／O数据流结构
缓冲突发I／O数据流结构的FFT需要的存储器资源比流动I／O数据流结构少，但平均模块吞吐量减少。

图8.16给出了一个缓冲突发I／O数据流结构的仿真波形实例。在系统复位信号(reset_n)变为高电平后，数据源将sink_vaild信号置为高电平，对于FFT函数来说这表明在输入端至少有N个复数据样点可以输入。作为回应，FFT函数将sink_ready信号置高电平，表明有能力接收这些输入信号。
数据源加载第一个复数据样点到FFT函数中，同时将sink_sop信号置高电平，表示输入模块的开始。在下一个时钟周期, sink_sop信号复位，并以自然顺序加载后面的N-1个复输入数据样点。
当完全载入输入模块时，FFT函数复位sink_ready信号，表示FFT不再接收其他输入数据。此时，FFT函数开始计算输入数据模块的变换结果。图8.17详细说明了输入信号流程控制时序。

在FFT处理器从内部输入缓冲区读取输入样点之后，FFT将sink_ready信号重新置为高电平，准备读取下一个输入模块。下一个输入模块的起点由sink_sop脉冲确定。
当FFT完成输入模块的变换，并且从设备汇端(Slave Sink)置source_ vaild信号为高电平(表示数据从设备接收器可以接收输出数据模块)时，FFT将source_ready信号置高电平，并以自然顺序输出复数变换域数据模块。图8.18说明了输出信号流程时序。
信号source_sop和source_eop分别表示输出模块数据包的起点(start-of-packet)和终点(end-of-packet)，如图8.16所示。

3．突发(Burst)I／0数据流结构
    突发I／0数据流结构的执行过程与缓冲突发结构相同，不同的是，对于给定参数设置
突发结构在降低平均吞吐量的前提下需要更少的存储资源。
图8.19给出了突发结构的仿真结果。同样， source_ready和sink_ready信号分别表示FFT的系统数据源和从设备汇端(Slave Sink)信号，即当：FFT可以接收新的数据块以及FFT输出端存在有效输出数据块时信号有效。

在突发I／O数据流结构中，载入一个有效输入模块以后， sink_ready信号被复位，直到FFT函数完成转换并且输出数据模块被完全读出为止，这时， sink_ready信号才被重新置位，准备下一个输入模块的载入。

 

FFT IP CORE引脚及块说明.rar(1.86 MB)