FPGA实验1-2：电路开发入门（DE0开发板）

FPGA 实验 项目创建、编译和下载

• 实验一：用1个拨码开关控制所有的LED灯亮灭

  1. DE0手册中的管脚对应
     

  2. 原理图

     

  3. RTL视图 &结果显示
     

FPGA 实验 译码器组合逻辑

• 实验一：2个2-4译码器模块，分别控制对应组的LED

  1. 设计要求：放置2个2-4译码器模块，则总共2组SW，2组LED每组2个SW分别控制其对应的4个LED组。

  2. 例化的子模块代码

module decoder2_4(out,in);     output[3:0] out;    input[1:0] in;     reg[3:0] out;//out为16位寄存器     always @(in) //循环输入    begin         case(in)        //输入4位十进制数，输出16位二进制数        2'd0:  out=4'b0001;         2'd1:  out=4'b0010;         2'd2:  out=4'b0100;         2'd3:  out=4'b1000;         endcase    endendmodule 

3.原理图

4.RTL图

• 实验二：3-8译码器
  
  1. 例化的子模块代码

module decoder_38(out,in);    output[7:0] out;       input[2:0] in;     reg[7:0] out;always @(in)begin    case(in)                           3'd0: out=8'b11111110;      3'd1: out=8'b11111101;    3'd2: out=8'b11111011;    3'd3: out=8'b11110111;    3'd4: out=8'b11101111;    3'd5: out=8'b11011111;    3'd6: out=8'b10111111;    3'd7: out=8'b01111111;    endcase end endmodule

2.原理图

3.RTL图

• 实验三：7段译码器

  1. 例化的子模块代码

module bcd7seg (Y,A);  input [3:0] A ; wire [3:0] A ; output [6:0] Y ; wire [6:0] Y ; assign Y =~Y_r; reg [6:0] Y_r;      always @(A)begin         Y_r = 7'b1111111;         case (A )                 4'b0000: Y_r = 7'b0111111; // 0                 4'b0001: Y_r = 7'b0000110; // 1                 4'b0010: Y_r = 7'b1011011; // 2                 4'b0011: Y_r = 7'b1001111; // 3                 4'b0100: Y_r = 7'b1100110; // 4                 4'b0101: Y_r = 7'b1101101; // 5                 4'b0110: Y_r = 7'b1111101; // 6                 4'b0111: Y_r = 7'b0000111; // 7                 4'b1000: Y_r = 7'b1111111; // 8                 4'b1001: Y_r = 7'b1101111; // 9                 4'b1010: Y_r = 7'b1110111; // A                 4'b1011: Y_r = 7'b1111100; // b                 4'b1100: Y_r = 7'b0111001; // c                 4'b1101: Y_r = 7'b1011110; // d                 4'b1110: Y_r = 7'b1111001; // E                 4'b1111: Y_r = 7'b1110001; // F                 default: Y_r = 7'b0000000;             endcase     end endmodule

2.原理图

3.RTL图