FPGA实验5：多周期移位寄存器

• 设计时间基准电路和带使能的多周期移位寄存器，
• 要求电路工作在50MHz,在每个时间基准信号有效的时钟周期,
  –把一个拨码开关的状态值移位输入到寄存器的最低位
  –顺序移动移位寄存器的值
  –寄存器的每个比特送至一个LED灯上显示
  –SW0仍然是移位寄存器组的输入
  –使用SW1开关，控制移位寄存的方向

1、 例化的子模块代码

// 串入并出移位寄存器  module shift_reg_SIPO(  RST   ,   // 异步复位， 高有效  CLK   ,   // 时钟，上升沿有效  EN    ,   // 输入数据串行移位使能  IN    ,   // 输入串行数据  OUT   ,   // 并行输出数据  CHOSS );  // 选择移位方向（左移or右移）parameter SHLEN = 6;input RST, CLK, EN,CHOSS;input IN;output[SHLEN-1:0] OUT;reg [SHLEN-1:0] shift_R;assign OUT[SHLEN-1:0] = shift_R[SHLEN-1:0];// 时序逻辑 根据输入使能进行串行移位// shift_R 会被编译为D触发器always @ (posedge CLK or posedge RST) begin  if(RST)     shift_R[SHLEN-1:0] <= 0;  else    if(EN&CHOSS) begin // 串行移位的使能有效（左移）      shift_R[SHLEN-1:1] <= shift_R[SHLEN-2:0];      shift_R[0]   <= IN;    end    else if(EN&CHOSS==0) begin // 串行移位的使能有效（右移）      shift_R[SHLEN-2:0] <= shift_R[SHLEN-1:1];      shift_R[SHLEN-1]   <= IN;    end    else begin // 使能无效保持不动      shift_R[SHLEN-1:0] <= shift_R[SHLEN-1:0];    endend // alwaysendmodule// 时间基准计数器  module cnt_sync(  CLK   ,   // clock  CNTVAL,   // counter value  OV    );  // overflowinput CLK;output [32-1:0] CNTVAL;output OV;parameter MAX_VAL = 25_000_000;reg [32-1:0] CNTVAL;reg OV;always @ (posedge CLK) begin  if(CNTVAL >= MAX_VAL)    CNTVAL <= 0;  else    CNTVAL <= CNTVAL + 1'b1;endalways @ (CNTVAL) begin  if(CNTVAL == MAX_VAL)    OV = 1'b1;  else    OV = 1'b0;endendmodule 

2、原理图

3、RTL图

时基计数器模块内部结构

移位寄存器组内部电路结构

4、DE0开发板结果显示
链接：多周期移位寄存器
http://v.youku.com/v_show/id_XMzE3Njk0NDQyNA==.html?spm=a2hzp.8244740.0.0