学习记录6

存储器分类：主存，缓存（位于cpu与主存之间），辅存
              主存与缓存解决CPU与主存速度不匹配的问题，主存与辅存解决存储系统容量的问题
存储器性能指标：速度，容量，单位价格
 
存储器地址的分配
存储字长都是8的整数倍
寻址中靠左的为高位字节，32位字长用高位表示字地址，16位字长用低位表示
寻址范围的意思为共可以寻址多少个数，重在个数
 
主存的技术指标：
存储容量，存储速度（存储周期：两次连续的独立的存储器操作的最小间隔时间），存储器带宽（单位时间存取次数*存储位数，1.缩短存取时间，2，增加存储字长，3增加存储体）。
 
半导体存储芯片：
地址线，数据线，控制线
线选法（一次选择一行），重合法（给出横纵各一排，选择重合位置）。
 
随机存取存储器：
注意存储过程图：
静态RAM
1.地址有效2.片选有效3.命令有效4.数据线有效（读）
动态RAM
定期进行电容的刷新充电
1.行A有效2列A有效，3读写指令运行4，数据线允许
刷新方式：
1.集中刷新：规定时间内对所有的存储单元进行逐一刷新，此时停止所有的读写操作。例如：128*128矩阵存储芯片刷新，存取周期0.5us，刷新周期2ms（即为如果2ms不刷新，数据就消失了，刷新所用时间为一个存取周期），则刷新所需时间为64us，称为死时间。
2.分散刷新:
对每行存储单元的刷新分散到每个存取周期内完成。即延长每一个存取周期，使其前一半时间进行存取操作或者维持信息。后一半时间进行刷新操作。刷新按照行进行128us可以刷新所用数据。
3.异步刷新：
在2ms内对128行各自刷新一遍。每隔15.6us刷新一行，每行舒心时间仍然为0.5s，这样刷新一行只需要停止一个存取周期，但是对于每行来说，刷新时间间隔仍未2ms。死时间缩短为0.5us
根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。系统正是依据此原理，不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到Cache，然后再与CPU高速传送，从而达到速度匹配。CPU对存储器进行数据请求时，通常先访问Cache。由于局部性原理不能保证所请求的数据百分之百地在Cache中，这里便存在一个命中率。即CPU在任一时刻从Cache中可靠获取数据的几率。命中率越高，正确获取数据的可靠性就越大。一般来说，Cache的存储容量比主存的容量小得多，但不能太小，太小会使命中率太低；也没有必要过大，过大不仅会增加成本，而且当容量超过一定值后，命中率随容量的增加将不会有明显地增长。只要Cache的空间与主存空间在一定范围内保持适当比例的映射关系，Cache的命中率还是相当高的。一般规定Cache与内存的空间比为4：1000，即128kB Cache可映射32MB内存；256kB Cache可映射64MB内存。在这种情况下，命中率都在90％以上。至于没有命中的数据，CPU只好直接从内存获取。获取的同时，也把它拷进Cache，以备下次访问。

存储器与CPU的链接：
存储容量的扩展：1.位扩展：增加存储字长   2.字扩展：增加存储器字的数量  3.字位扩展
存储器与CPU的连接：
1.地址线的连接:CPU的低位地址线与存储芯片连接，高位地址线做其他用途
2.数据线的连接：对存储芯片进行位扩展，使其数据位数与CPU数据线数相同
3.读写命令线的连接：CPU的读写命令线直接与存储芯片的允许控制端相连，
4.片选线的连接：未用到的高位地址与访问控制信号共同产生片选信号
5.存储芯片的选择
步骤：1.将16进制地址范围写成二进制地址码，确定总容量
2.根据地址范围的容量以及作用选择存储芯片
3.分配CPU地址线
4.片选信号形成