Zynq动态更新FPGA比特流
来源:互联网 发布:淘宝爆款平台 编辑:程序博客网 时间:2024/04/28 07:35
ZYNQ-7000的结构是ARM+FPGA,在脱离JTAG的情况下,PL的配置只能通过PS来完成。正常上电的加载顺序是,FLASH/SD - > FSBL -> PL BITSTREAM -> PS ELF,那么在整个系统全部加载完成以后是否有办法重新给PL配置程序呢?答案是肯定的。
XILINX官方的BSP裸机例程里有xdevcfg的驱动代码,里面有个例程叫做POLL_EXAMPLE,就是实现PS配置PL比特流的,可以将指定的DDR空间里的数据给FPGA加载,如果这段数据是正确的比特流,那么FPGA就可以成功加载。但是这个代码经过实测,在PL已经CONFIG DONE的情况下是不工作的,我们要对其进行修改。
首先要注意的是,加载所需要的文件是不能用.bit文件的,要用bin文件。而且在Bitstream Settings里面勾选_binfile option也是不行的,必须用命令生成。坑爹的xilinx网上一大抄文档都是说progmem命令的,但是这个命令在vivado里已经被删掉了,替代命令叫write_cfgmem。参数很恶心,如下:
write_cfgmem -format bin -loadbit "up 0x0 ZynqSys_wrapper.bit" -file ZynqSys_wrapper.bin -size 128 -force -interface SMAPx32 -disablebitswap
我用的芯片型号为7z015,生成的bin文件大小为0x3591C。
再回到刚才的例程,主函数签名有两个关键的宏定义,一个是BITSTREAM_LOCATION,默认的是0x40000001,这个地址实际上是GP-AXI MASTER地址空间的,并不是DDR里面的,比如我要把比特流放在0X30000000开始的位置,那么这里要改成0x30000001,如注释所写,最后两个比特为2‘b01代表这是最后一次DMA传输(实际上也就这一次)。地址最好四字节对齐。第二个宏定义是BITSTREAM_SIZE_WORDS,这里是以32bit表示的大小,即0x3591C / 4。所以前面生成的bin文件大小必须是4的倍数,如果不是,肯定有问题。
改完宏定义以后,用jtag模式启动zynq,加载这段程序,利用xilinx tools里面的dump/restore memory功能把bin文件拷贝到0x30000000的空间里去,执行程序,应该可以看到config_done有效了;然而如果上电的时候已经加载了PL比特流,这段程序仍然无用,因为需要对PL进行一次复位操作。文档UG585里面在一个极其猥琐的位置描述了如何通过PS对PL执行清除比特流并复位的操作流程:
Example : Configure PL via PCAP Bridge
3 Initialize the PL
a.Set devcfg.CTRL[PCFG_PROG_B] bit = 1;
b. Set [PCFG_PROG_B] bit = 0.
c. Wait for devcfg.STATUS [PCFG_INIT] bit = 0.
d. Set [PCFG_PROG_B] bit = 1.
e. Wait for [PCAP_INIT] bit = 1.