锁相环PLL原理 && 时钟产生方法

      PLL是Phase-Locked Loop的缩写，中文含意为锁相环。PLL基本上是一个闭环的反馈控制系统，它可以使PLL输出与一个参考信号保持固定的相位关系。PLL一般由鉴相器、电荷放大器（Charge Pump）、低通滤波器、（电）压控振荡器、以及某种形式的输出转换器组成。为了使得PLL的输出频率是参考时钟的倍数关系，在PLL的反馈路径或（和）参考信号路径上还可以放置分频器。PLL的功能示意图如下图所示：

      压控振荡器产生周期性的输出信号，如果其输出频率低于参考信号的频率，鉴相器通过电荷放大器改变控制电压使压控振荡器就的输出频率提高。如果压控振荡器的输出频率高于参考信号的频率，鉴相器通过电荷放大器改变控制电压使压控振荡器就的输出频率降低。低通滤波器的作用是平滑电荷放大器的输出，这样在鉴相器进行微小调整的时候，系统趋向一个稳态。
      PLL的基本应用包括：

      （1）时钟恢复。

      （2）偏移校正：在信号的传输过程中，工艺、温度、电压会影响时钟沿与数据采样窗口的延时，这一延时限制了数据发送的频率。解决这一问题的一种方法就是在数据的接收端使用偏移校正PLL来消除这个延时，这样每一个采样触发器的时钟信号都与接收时钟保持相位匹配。 
      （3）产生时钟：当今大多数电子系统中都包含有不同种类的处理器。典型情况下，外部为处理器提供一个较低的时钟频率，然后在处理器中使用PLL将其倍频或分频到处理器需要的时钟频率。 

 

      另关于电荷泵Charge Pump的概念，补充如下：电荷泵就是利用电容的冲放电来实现电压的转换的，输入回路和输出回路轮流导通。通过调节占空比来调节输出电压。电荷泵，也称为开关电容式电压变换器，是一种利用所谓的“快速”(flying)或“泵送”电容(而非电感或变压器)来储能的DC-DC变换器。它们能使输入电压升高或降低，也可以用于产生负电压。其内部的FET开关阵列以一定方式控制快速电容器的充电和放电，从而使输入电压以一定因数(0.5,2或3)倍增或降低，从而得到所需要的输出电压。

====================================================================================================================

        一个CPU工作的三个基本条件是： 电压、时钟、复位信号。那么外部时钟产生的方法又有多种：（1）晶体，它需要搭配振荡电路和激励信号才可以产生频率，这个振荡电路可以是外部的也可以是芯片内部的；（2）晶振，本身有外部振荡电路；（3）外部提供CLOCK输入。

 

参考原文：http://www.eefocus.com/html/dict_123699_81628a33e0a2f1f718f49abf1c23bebd.html