CPU生产工艺详细介绍

CPU的制造是一项极为复杂的过程，当今世上只有少数几家厂商具备研发和生产CPU的能力。CPU的发展史也可以看作是制作工艺的发展史。几乎每一次制作工艺的改进都能为CPU发展带来最强大的源动力，无论是Intel还是AMD，制作工艺都是发展蓝图中的重中之重。

1、CPU的生产过程

要了解CPU的生产工艺，我们需要先知道CPU是怎么被制造出来的。让我们分几个步骤学习CPU的生产过程。

（1） 硅提纯

生产CPU等芯片的材料是半导体，现阶段主要的材料是硅Si，这是一种非金属元素，从化学的角度来看，由于它处于元素周期表中金属元素区与非金属元素区的交界处，所以具有半导体的性质，适合于制造各种微小的晶体管，是目前最适宜于制造现代大规模集成电路的材料之一。

在硅提纯的过程中，原材料硅将被熔化，并放进一个巨大的石英熔炉。这时向熔炉里放入一颗晶种，以便硅晶体围着这颗晶种生长，直到形成一个几近完美的单晶硅。以往的硅锭的直径大都是200毫米，而CPU厂商正在增加300毫米晶圆的生产。

（2）切割晶圆

硅锭造出来了，并被整型成一个完美的圆柱体，接下来将被切割成片状，称为晶圆。晶圆才被真正用于CPU的制造。所谓的“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格的硅晶片，并将其划分成多个细小的区域，每个区域都将成为一个CPU的内核(Die)。一般来说，晶圆切得越薄，相同量的硅材料能够制造的CPU成品就越多。

（3）影印（Photolithography）

在经过热处理得到的硅氧化物层上面涂敷一种光阻(Photoresist)物质，紫外线通过印制着CPU复杂电路结构图样的模板照射硅基片，被紫外线照射的地方光阻物质溶解。而为了避免让不需要被曝光的区域也受到光的干扰，必须制作遮罩来遮蔽这些区域。这是个相当复杂的过程，每一个遮罩的复杂程度得用10GB数据来描述。

（4）蚀刻(Etching)

这是CPU生产过程中重要操作，也是CPU工业中的重头技术。蚀刻技术把对光的应用推向了极限。蚀刻使用的是波长很短的紫外光并配合很大的镜头。短波长的光将透过这些石英遮罩的孔照在光敏抗蚀膜上，使之曝光。接下来停止光照并移除遮罩，使用特定的化学溶液清洗掉被曝光的光敏抗蚀膜，以及在下面紧贴着抗蚀膜的一层硅。

然后，曝光的硅将被原子轰击，使得暴露的硅基片局部掺杂，从而改变这些区域的导电状态，以制造出N井或P井，结合上面制造的基片，CPU的门电路就完成了。

（5）重复、分层

为加工新的一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，重复影印、蚀刻过程，得到含多晶硅和硅氧化物的沟槽结构。重复多遍，形成一个3D的结构，这才是最终的CPU的核心。每几层中间都要填上金属作为导体。Intel的Pentium 4处理器有7层，而AMD的Athlon 64则达到了9层。层数决定于设计时CPU的布局，以及通过的电流大小。

（6）封装

这时的CPU是一块块晶圆，它还不能直接被用户使用，必须将它封入一个陶瓷的或塑料的封壳中，这样它就可以很容易地装在一块电路板上了。封装结构各有不同，但越高级的CPU封装也越复杂，新的封装往往能带来芯片电气性能和稳定性的提升，并能间接地为主频的提升提供坚实可靠的基础。

（7）多次测试

测试是一个CPU制造的重要环节，也是一块CPU出厂前必要的考验。这一步将测试晶圆的电气性能，以检查是否出了什么差错，以及这些差错出现在哪个步骤（如果可能的话）。接下来，晶圆上的每个CPU核心都将被分开测试。

由于SRAM（静态随机存储器，CPU中缓存的基本组成）结构复杂、密度高，所以缓存是CPU中容易出问题的部分，对缓存的测试也是CPU测试中的重要部分。

每块CPU将被进行完全测试，以检验其全部功能。某些CPU能够在较高的频率下运行，所以被标上了较高的频率；而有些CPU因为种种原因运行频率较低，所以被标上了较低的频率。最后，个别CPU可能存在某些功能上的缺陷，如果问题出在缓存上，制造商仍然可以屏蔽掉它的部分缓存，这意味着这块CPU依然能够出售，只是它可能是Celeron等低端产品。

当CPU被放进包装盒之前，一般还要进行最后一次测试，以确保之前的工作准确无误。根据前面确定的最高运行频率和缓存的不同，它们被放进不同的包装，销往世界各地。

2、不断进步的生产工艺

随着生产工艺的进步，CPU应该是越做越小？可为什么现在CPU好像尺寸并没有减少多少，那么是什么原因呢？实际上CPU厂商很希望把CPU的集成度进一步提高，同样也需要把CPU做得更小，但是因为现在的生产工艺还达不到这个要求。
生产工艺这4个字到底包含些什么内容呢，这其中有多少高精尖技术的汇聚，CPU生产厂商是如何应对的呢？下文将根据上面CPU制造的7个步骤展开叙述，让我们一起了解当今不断进步的CPU生产工艺。

（1）晶圆尺寸

硅晶圆尺寸是在半导体生产过程中硅晶圆使用的直径值。硅晶圆尺寸越大越好，因为这样每块晶圆能生产更多的芯片。比如，同样使用0.13微米的制程在200mm的晶圆上可以生产大约179个处理器核心，而使用300mm的晶圆可以制造大约427个处理器核心，300mm直径的晶圆的面积是200mm直径晶圆的2.25倍，出产的处理器个数却是后者的2.385倍，并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少，因此这种成倍的生产率提高显然是所有芯片生产商所喜欢的。

然而，硅晶圆具有的一个特性却限制了生产商随意增加硅晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数呈上升趋势，这样我们就无法随心所欲地增大晶圆尺寸。

总的来说，一套特定的硅晶圆生产设备所能生产的硅晶圆尺寸是固定的，如果对原设备进行改造来生产新尺寸的硅晶圆的话，花费的资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。不过半导体生产商们也总是尽最大努力控制晶圆上坏点的数量，生产更大尺寸的晶圆，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，生产Pentium 4时使用200mm的硅晶圆，而Intel新一代Pentium 4 Prescott则使用300mm尺寸硅晶圆生产。300mm晶圆被主要使用在90纳米以及65纳米的芯片制造上。

（2）蚀刻尺寸

蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻的一个最小尺寸，是CPU核心制造的关键技术参数。在制造工艺相同时，晶体管越多处理器内核尺寸就越大，一块硅晶圆所能生产的芯片的数量就越少，每颗CPU的成本就要随之提高。反之，如果更先进的制造工艺，意味着所能蚀刻的尺寸越小，一块晶圆所能生产的芯片就越多，成本也就随之降低。比如8086的蚀刻尺寸为3μm，Pentium的蚀刻尺寸是0.80μm，而Pentium 4的蚀刻尺寸当前是0.09μm（90纳米）。目前Intel的300mm尺寸硅晶圆厂可以做到0.065μm（65纳米）的蚀刻尺寸。

此外，每一款CPU在研发完毕时其内核架构就已经固定了，后期并不能对核心逻辑再作过大的修改。因此，随着频率的提升，它所产生的热量也随之提高，而更先进的蚀刻技术另一个重要优点就是可以减小晶体管间电阻，让CPU所需的电压降低，从而使驱动它们所需要的功率也大幅度减小。所以我们看到每一款新CPU核心，其电压较前一代产品都有相应降低，又由于很多因素的抵消，这种下降趋势并不明显。

我们前面提到了蚀刻这个过程是由光完成的，所以用于蚀刻的光的波长就是该技术提升的关键。目前在CPU制造中主要是采用2489埃和1930埃（1埃=0.1纳米）波长的氪/氟紫外线，1930埃的波长用在芯片的关键点上，主要应用于0.18微米和0.13微米制程中，而目前Intel是最新的90纳米制程则采用了波长更短的1930埃的氩/氟紫外线。

以上两点就是CPU制造工艺中的两个因素决定，也是基础的生产工艺。这里有些问题要说明一下。Intel是全球制造技术最先进且拥有工厂最多的公司（Intel有10家以上的工厂做CPU），它掌握的技术也相当多，后面有详细叙述。AMD和Intel相比则是一家小公司，加上新工厂Fab36，它有3家左右的CPU制造工厂。同时AMD没有能力自己研发很多新技术，它主要是通过战略合作关系获取技术。

在0.25微米制程上，AMD和Intel在技术上处于同一水平，不过在向0.18微米转移时落在了后面。在感觉无法独自赶上Intel之后，AMD和摩托罗拉建立了战略合作伙伴关系。摩托罗拉拥有很多先进的电子制造技术，用于Apple电脑PowerPC的芯片HiPerMOS7(HiP7)就是他们完成的；AMD在获得授权后一下子就拥有了很多新技术，其中部分技术甚至比Intel的0.13微米技术还要好。现在AMD选择了IBM来共同开发65纳米和45纳米制造技术。它选择的这些都是相当有前景的合作伙伴，特别是IBM，一直作为业界的技术领袖，它是第一个使用铜互连、第一个使用低K值介电物质、第一个使用SOI等技术的公司。AMD获得的大多数技术很先进，而且对生产设备的要求不高，生产成本控制的很低，这也是AMD的优势。

图为AMD的新工厂Fab36中采用的APM 3.0 (Automated Precision Manufacturing)技术，可进一步实现制造的自动化，效率化。同时AMD还建造了自己的无尘实验室。

（3）金属互连层

在前面的第5节“重复、分层”中，我们知道了不同CPU的内部互连层数是不同的。这和厂商的设计是有关的，但它也可以间接说明CPU制造工艺的水平。这种设计没有什么好说的了，Intel在这方面已经落后了，当他们在0.13微米制程上使用6层技术时，其他厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Low k绝缘层的铜连接时，AMD已经用上9层技术了。更多的互连层可以在生产上亿个晶体管的CPU(比如Prescott)时提供更高的灵活性。

7层金属铜互连技术显微图片：

我们知道当晶体管的尺寸不断减小而处理器上集成的晶体管又越来越多的时候，连接这些晶体管的金属线路就更加重要了。特别是金属线路的容量直接影响信息传送的速度。在90纳米制程上，Intel推出了新的绝缘含碳的二氧化硅来取代氟化硅酸盐玻璃，并同时表示这可以增加18%的内部互连效率。

3、CPU制造工艺前进方向

在现有常规工艺的支撑下，CPU很难再向前发展，并且遇到越来越多的障碍，接下来讨论CPU的继续发展方向。

目前存在着两种泄漏电流：首先是门泄漏，这是电子的一种自发运动，由负极的硅底板通过管道流向正极的门；其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”的状态下，也会进行一些工作)。这两者都需要提高门电压以及驱动电流来进行补偿。这种情况自然的能量消耗以及发热量都有负面的影响。

现在让我们回顾一下场效应晶体管中的一个部分——在门和通道之间的绝缘二氧化硅(silicon dioxide)薄层。这个薄层的作用就相当于一个电子屏障，用途也就是防止门泄漏。很显然，这个层越是厚，其阻止泄漏的效果就越好。不过还要考虑它在通道中的影响，如果我们想要缩短通道(也就是减小晶体管体积)，就必须减少这个层。在过去的10年中，这个薄层的厚度已经逐渐达到整个通道长度的1/45。目前，处理器厂商们正在做的是使这个层越来越薄，而不顾随之增加的门泄漏。不过这个方式也有它的限度，Intel的技术员说这个薄层的最小厚度是2.3纳米，如果低于这个厚度，门泄漏将急剧增大。这也是摩尔本人提到的“漏电率快速上升”而制约摩尔定律继续前进。

到目前为止，处理器厂商还没有对亚阈泄漏做什么工作，不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能的两个主要参数，而亚阈泄漏对两者有不小的影响。为了保证晶体管的性能，厂商们不得不提高驱动电流来得到想要的结果。这点在主板的供电系统和电源规范中有明显体现，我们也可以理解为什么越来越多的供电和散热规范是Intel等CPU厂商提出的。

（1）SOI技术

在所有的解决方案中，SOI(Silicon on Insulator，绝缘层上覆硅)看上去最有前景。关键很其实现很简单：晶体管通过一个更厚的绝缘层从硅晶元中分离出来。

这样做具有很多优点：首先，这样在晶体管通道中就不会再有不受控制的电子运动，也就不会对晶体管电子特性有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离的时间间隔也减小了，也就是说，晶体管“开”和“关”状态的切换性能提高了，这可是晶体管性能的第二大关键性能参数；同时在速度不变的情况下，我们可以也可以降低阈值电压，或是同时提高性能和降低电压。

举个例子来说，如果阈值电压保持不变，性能可以提高30%，那么如果我们将频率保持不变而将注意力集中在节能性上，那么我们也可以节省大约50%的能耗。此外，在晶体管本身可以处理各种错误时(比如空间例子进入通道进行电离)，通道的特性也变得容易预计了。而SOI不足在于必须减小晶体管漏极/源区域的深度，而这将导致晶体管阻抗的升高。同时，SOI技术也意味着晶体管的成本提高了10%。

（2）Low K互连层技术

关于功耗和漏电问题，还有一个大家耳熟能详的技术就是Low K互连层。

在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。随着互联中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。

这里的“K”就是介电常数，Low K就是低介电常数材料。Low K技术最初由IBM开发，当时的产业大背景是——随着电路板蚀刻精度越来越高，芯片上集成的电路越来越多，信号干扰也就越来越强，所以IBM致力于开发、发展一种新的多晶硅材料。IBM声称，Low K材料帮助解决了芯片中的信号干扰问题。而Intel的目的是使用低介电常数的材料来制作处理器导线间的绝缘体。这种Low K材料可以很好地降低线路间的串扰，从而降低处理器的功耗，提高处理器的高频稳定性。
下表为几种材料的相对介电常数：

材料/比较项目 Low k SiO2+CVD * SiO2 High k
相对介电常数 2.50 3.80 4.50 25.00

* SiO2 +CVD 代表等离子CVD方法制造的材料

在技术应用中，Low K材料最先出现在ATi的9600XT中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层的CPU，同时使用了Carbon-Doped Oxide（CDO）(最新的低介电常数CDO绝缘体)绝缘体材料，减少了线到线之间的电容，允许提高芯片中的信号速度和减少功耗。

Low K目前最大缺点是实际应用效果不明显，需要新的材料的介入，比如从有机材料领域寻求发展。Low K材料的开发速度可以说是空前迅猛的，前景光明，不过还是需要注意一些老问题，比如工艺不成熟、铜互连技术缺陷还有良品率问题等。此外目前的Low K材料可靠性还不高，不很耐高温并且比较脆弱，nVidia就已经指出Low K材料的易碎性。

（3）应变硅技术

晶体管的结构也将有所改变。不过不是在数量上，通道的长度将从60nm下降到50nm，而其他东西则保持不变。实际上其他的东西都是由通道长度决定的，不论是晶体管的速度还是大小。为了保证有利因素发挥同时减小负面因素，Intel会在应变硅(Strained silicon)以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄，仅有1.2纳米厚，完全符合上面提到的厚度为通道长度的1/45，却超过了Intel自己宣称的2.3纳米的极限值。

应变硅的使用目的和二氧化硅层相反，它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。通道一般是用硅制成的，不过在使用应变硅之后，就需要将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就可以提高10-20%的电流速度，而成本只增加了2%。

（4）Terahertz晶体管与High K & DST

在未来Intel会怎样继续发展下去呢？首先，他们一定会榨干硅晶体管的最后一分“油水”，将其称作Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品，很显然这种晶体管将带来巨大的功耗、发热量和电流泄漏，如果没有什么技术改进就毫无实用价值。

做出Terahertz晶体管首先需要使用不同的原料，因为他们决定了晶体管的基本特性。二氧化硅作为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)的材料，Intel宣布已经完成了对High-K金属门电路晶体管技术的研发。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。这项技术也通常被简写为“High K”技术，我们有必要做简单了解。High K的全称应该是High K金属门电路晶体管技术，它是由Intel负责研发的下一代CMOS晶体管的门电路部分。它采用高介电常数的材料，以达到更高的单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将更快，同时功耗比传统的CMOS晶体管降低很多，Intel说的100倍不会是夸张，在现有工艺水平前提下功率可能只会有20-80倍的降低，但是在45nm技术运用后，100倍以上决对有可能！这意味着采用High-K材料晶体管的处理器，在发热量方面将有很大优势。

第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)的技术，实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度，如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。

因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过，并不会电离在绝缘层下通道的任何部分。另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。

不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。

上面技术的两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应Intel的Terahertz晶体管而开发的，Intel宣称其可以做出32纳米的晶体管(15nm的通道长度)，0.75V电压和1THz运行频率。

（5）来自AMD的努力

AMD也在HiP8中使用SOI技术，而不像Intel那样只准备用在1000Ghz的晶体管上。从理论上来讲，这样做同时也会伴随着晶体管外部阻抗上升到一个目前无法接受的程度。不过AMD已经做好的准备，我们很快就讲见到更快频率的晶体管。从以往的经验我们可以知道，新的晶体管将使得性能增加20%，同时还将降低泄漏电流和门极宽度。

AMD也在计划着未来，他们计划用高K值的金属硅酸盐(metal-silicate)绝缘材料取代目前的二氧化硅，这样将使得泄漏电流下降100倍，而不像Intel说的可以达到10000倍。

同时，AMD还计划使用SiGe(锗化硅)来取代纯粹的硅作为驱动电流的通道，和Intel在90纳米制程上采用的应变硅有些类似。不过下面这个物理现象将不能忽视：硅晶格会根据下面的元素的晶格调整自己(在这里就是锗了)，并将延展一些。根据IBM的说法，这样潜在的阻抗将会比普通的硅下降70%，而晶体管性能将提高35%。

4、晶体管的革命，Intel VS AMD

传统的晶体管架构已经在微电子学使用了将近40年：经典的晶体管包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。就这样，晶体管架构呈现出一种二维的状态。

（1）Intel的三门晶体管

Intel在90年代末提出了新一代晶体管架构——三门晶体管。因为集成了众多的晶体管，同时还有着多重的门和通道，因此在微电子学领域，CPU被定义为一种三维架构。三门晶体管就是在单个晶体管内集成三个通道。

三门晶体管就是在单个晶体管内集成三个通道。从微观上看，三门晶体管的门(gate)和发射器(emitter)和收集器被设置在了普通晶圆的表面，并且他们之间相互交叉。这样就构成了一种有趣的结构：门电子束的截面是一个矩形，顶端和两侧都是门电极，这样一来，三门晶体管就像是反转的传统晶体管树立在了晶圆上。

传统的晶体管架构呈现是一种二维的状态，包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。普通晶体管只在顶端有一个门电极，也就需要更多的时间在通道上切换充电状态以改变晶体管的开光状态，同时也需要更高的电压。

而通过三门晶体管技术，理论上只需要有几束相同的电波，我们就够通过使用极限的电压打开晶体管，几乎同时门会被出现在所有电波上的电流所阻断。所以通过晶体管的总共电流等于每个交叉点的电流的和。假设我们有6个输出，其中三个发射器，三个接收器，那我们可以得到与普通晶体管相同的电流，但相同情况下所需要输入的电压量却要低3倍。或者相同的电压可以驱动3倍于以前的电流，总体效率将提高20%，这便是三门晶体管的魅力所在。而且三门晶体管的高效性降低了对通道长度的要求，可以大大降低对生产技术的要求。不过这项技术目前还停留在实验室阶段，还没有在Prescott上应用，有望在2010年前开始实际应用。

当然，制造这样小的晶体管当然需要更为先进的蚀刻技术来支持。目前Intel仍在使用旧的248纳米设备来制造90纳米的芯片，当然有些关键部位是由193纳米设备完成的(大约占20％)。在完成了向193纳米设备的过渡之后，Intel就可以轻松一下了。这些设备可以一直用到65纳米晶体管芯片的生产。

在此之后，EUV(Extreme Ultraviolet，极端远紫外光)光刻技术将开始发挥。EUV与传统的紫外线蚀刻技术是一样的，都是将激光通过掩膜，把掩膜上的电路图转移动晶圆之上，不过EUV设备使用的是134埃波长的激光，采用部分波长极短的电磁频谱，因此能实现更小的蚀刻尺寸。Intel已在2005年开始使用EUV技术，同时开始45纳米制程的芯片生产了。

（2）AMD的双门晶体管

AMD也在考虑多门晶体管，特别是双门的，这也和Intel喜爱的三门晶体管不同，没有上方的控制电极。AMD的这种鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)也就比Intel的更高一些，同时发送/接受电子束也要窄一些。该晶体管的宽度大约为门极宽度的1/3，这在光刻技术可以引起一些问题，同时也是少数的“小”而不“好”的情况之一。不过不管怎样，FINFET和其他的三维晶体管一样，相对于传统的晶体管都有很多的优势，特别是它缩小了通道长度。总的说来，AMD在手上有足够的筹码来回应Intel的1000GHz晶体管和三维晶体管。目前AMD已离开摩托罗拉，转而和IBM加强合作，HiP8成为AMD和摩托罗拉合作的最后一项技术。

（3）新型封装，势在必行

有了如此先进的制造技术，自然需要坚实的基础。好马配好鞍，面对日新月异的生产工艺，新型封装势在必行。BBUL（Bumpless Build-Up Layer，无凸块增层）封装技术早在2001年10月份就对外披露，当时Intel宣称这项技术为“未来微处理器设计”，准备在5到6年之内投入使用。它将会成为未来65nm、45nm时代最流行的封装技术。据称，这项封装技术可以让CPU在未来6年的发展道路上高枕无忧，因为它能使CPU内集成的晶体管数量达到10亿个，并且在高达20GHz的主频下运行。

传统的FC-PGA工艺是：CPU核心与基板彼此分开制造，封装时将CPU核心放在基板中央的预定位置上，并通过微细锡球（tiny solder balls）将它们焊接在一起，CPU核心自然就位于封装的最上方。

BBUL如上图。它通过取消这种中间的微细锡球，将裸晶(Die)直接放入封装基质中，从而把组成一个处理器（诸如Pentium 4）的6～7个金属层减少大约3层，使处理器的厚度达到只有1mm。Intel声称，利用这项新技术，基本上可以把一个封装包看作是围绕着硅核“生长”起来的，避免了损害芯片效率的焊接过程以及影响硅核性能的溶化步骤。由于数据的必经之路缩短了，新的封装技术会帮助提高芯片的整体运算速度和性能。BBUL封装的结构中，CPU内核看起来就被深埋在内部，这样就避免了繁杂的焊接过程以及影响硅核性能的熔化步骤，让CPU核心可以更直接、更贴合地与基板连接。

BBUL封装的关键在于芯片直接放入封装中，这样处理器的高度被大大降低，封装也轻了不少，对于移动设备也更加适用。BBUL增强了在单一封装中设计多个硅元件的能力。与目前FC-PGA的一体化封装方式不同，BBUL技术可以将两个CPU核分别封装，这样可以避免在生产时即使只有一个核出现问题就要扔掉整个处理器的窘境，对于更多核心的处理器来讲，节约的成本将是可观的。尽管在未来4～5年内BBUL技术才有可能真正实用化，但其为处理器设计和制造所带来的影响将极其深远。

还有值得重视的一个优点：由于省去了焊接的Bump（电极），使硅核和封装基层一次生成，在降低能耗的同时提高了处理器的稳定性。初步估计，BBUL将比目前的封装方式降低25%的能耗，进而可减少高频产生的热量。

5、存储器编译器的升级

根据Emerging Memory Technologies公司的稿件，在器件从90nm工艺节点向更高密度工艺发展的道路上，同时支持1T和6T存储器的新一代存储器编译器与测试和可制造性工具及高质量存储器的紧密链接，可使架构师充分地利用数十亿的晶体管规模，从而续写摩尔定律。

Gordon Moore在1965年就曾预言集成电路规模每年将翻一倍，他还预言1975年会出现内含65,000个元件的单芯片器件。现在，移动设备存储卡所用的每个芯片包含的晶体管数量已接近100亿个。虽然对用户来说运算功耗成本一直在按摩尔定律下降，但制造商的成本却是相反的趋势。设计世界一流的系统级芯片(SoC)器件的实际成本在每次工艺升级时都会翻倍上涨。新器件复杂性的提高是成本上升的主要原因。

对SoC架构师来说，复杂性和成本并不是唯一需要考虑的因素。功耗在不断发展的半导体工业中又成为重要问题，你愿意拥有高性能的手提电脑而只能运行于“电池模式”，或是手持先进的掌上设备，却时时发愁剩余的电量。因此电池寿命和功耗逐渐成为主要的设计焦点，并迅速替代速度成为人们追求的另一目标。

同时随着集成电路设计变得越来越复杂，成本也在不断提高。一个采用先进的90nm技术设计的2,000万门SoC成本大约为2,500万美元，需要140位硬件设计师和170位软件设计师。即使有了这些大型团队，设计周期也是相同的，或比前几代有所减少。上市时间将成为市场表现的主要差异，将直接关系到产品的利润空间。

新一代存储器编译器将会解决这些问题。SoC架构师在定义目标集成电路时，需要评估和比较许多潜在配置。可以用优秀的现成EDA工具定义不同抽象层次的逻辑。为了正确评估包括存储器在内的整个系统性能，架构师需要知道不同配置下的存储器行为内容。这一问题的解决方案对1T高密度存储器和传统的6T SRAM存储器来说都是一样的，即用存储器编译器为上千种不同的存储器配置提供精确的面积、性能、时序和功耗评估。

新一代存储器编译器增加了以往只用于定制存储器配置的功能。基于激光-熔丝的修复、内部误码检测和纠正(ECC)、同时支持1T和6T存储器阵列等就是存储器编译器带来的一些功能例子。随着SoC设计复杂度的提高，这些集成电路的价值也在与日俱增。达到最佳的良品率优化变得越来越重要。为了获得良品率分析所需的测试信息，必须配置BIST控制器，并使之与存储器编译器一起工作。必须将面向完全存储器阵列可视性的修复策略、列扰码或ECC直通模式等细节从存储器编译器传达给BIST编译器，从而使存储器模块能在最终SoC设计中得到有效完整的测试。

6、小结

让我们简单回顾一下：提高晶圆尺寸和提高蚀刻精度可以让CPU容纳更多的晶体管，同时也维护着摩尔定律。但在0.18mm工艺后，由于漏电等其他原因引起的功耗、发热等因素，让单纯提高这两项工艺没有实际价值。

紧接着，一次次的技术革新开始了，各大公司开始研究新技术、新材料，提出新的解决方案。SOI技术将在90纳米以及更细微的制造技术上发挥作用，来缓解泄漏、提高晶体管性能。芯片互连层将由Low K材料完成，门和通道之间的绝缘层将由High K材料完成，它们能有效提高电气性能。新的元素（如诸元素）将会使晶体管的性能进一步提高。为了承载未来的CPU，新的封装技术也蓄势待发。未来还将改革晶体管结构。

以上就是当今CPU的生产工艺概述及展望，这些激动人心的技术是芯片产业在摩尔定律的引导下不断创造、发明的；同时它们也支撑着摩尔定律奇迹般地跨越了一个又一个障碍，形成相辅相成的关系。

但由于CPU架构障碍，处理器成倍增加的晶体管数量并不能转化为成倍增长的性能。从现在的情况开来，摩尔定律将会在某一天失去作用，已经有人认识到了这一点，并开始谈论如何对处理器架构进行彻底的改进，这是一件令人高兴的事。CPU性能的增长也不能永远依赖增加晶体管数量，其架构设计也是当今芯片产业的一个热门话题。下面，我们将关注重点转移到这里，让理性的分析再度引导我们走进各种CPU架构。

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补充:1、CPU的生产工艺

　　表明CPU性能的参数中常有“工艺技术”一项，其中有“0.35um”或“0.25um”等。一般来说“工艺技术”中的数据越小表明CPU生产技术越先进。目前生产CPU主要采用CMOS技术。CMOS是英语“互补金属氧化物半导体”的缩写。采用这种技术生产CPU时过程中采用“光刀”加工各种电路和元器件，并采用金属铝沉淀在硅材料上后用 “光刀”刻成导线联接各元器件。现在光刻的精度一般用微米(um)表示，精度越高表示生产工艺越先进。因为精度越高则可以在同样体积上的硅材料上生产出更多的元件，所加工出的联接线也越细，这样生产出的CPU工作主频可以做得很高。正因为如此，在只能使用0.65 u m工艺时生产的第一代Pentium CPU的工作主频只有60／66MHz，在随后生产工艺逐渐发展到0.35um、0.25um时、所以也相应生产出了工作主额高达266MHz的Pentium MMX和主频高达500MHz的Pentium II CPU。由于目前科学技术的限制，现在的CPU生产工艺只能达到0．25 u m，因此Intel、AMD、 Cyrix以及其它公司正在向0.18um和铜导线(用金属铜沉淀在硅材料上代替原来的铝)技术努力，估计只要生产工艺达到0.18um后生产出主频为l000MHz的CPU就会是很平常的事了。

　　AMD为了跟Intel继续争夺下个世纪的微处理器发展权，已经跟摩托罗拉(Motorola)达成一项长达七年的技术合作协议。Motorola将把最新开发的铜导线工艺技术(Copper Interconnect) 授权给AMD。AMD准备在2000年之内，制造高达1000MHz(1GHz)的K7微处理器。CPU将向速度更快、64位结构方向前进。CPU的制作工艺将更加精细，将会由现在0.25微米向0.18微米过渡，到2000年中大部分CPU厂商都将采用0.18微米工艺，2001年之后，许多厂商都将转向0.13微米的铜制造工艺，制造工艺的提高，味着体积更小，集成度更高，耗电更少。铜技术的优势非常明显。主要表现在以下方面：铜的导电性能优于现在普遍应用的铝，而且铜的电阻小，发热量小，从而 可以保证处理器在更大范围内的可靠性；采用0．13微米以下及铜工艺芯片制造技术将有效的提高芯片的工作频率；能减小现有管芯的 体积。与传统的铝工艺技术相比，铜工艺制造芯片技术将有效地提高芯片的速度，减小芯片的面积，从发展来看铜工艺将最终取代铝工艺。

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补充2:     CPU的生产工艺:

主流CPU的生产工艺
　　CPU的制作过程显非常复杂。以下简要说明CPU的制作流程：

单晶硅-----单晶片-------影印-------蚀刻-----分层------离子注入------切割-----封装------CPU

1.切割晶圆

　　用机器从单晶硅上切割下一片事先确定规格的硅晶片，并将其划分成多个细小的区域，每个区域都将成为一个CPU的内核。

2.影印

　　在经过热处理得到硅氧化物层上涂上一种光阻物质，紫外线能过印制着CPU复印电路结构图样的查模板照射基片，被紫外线照射的地方光阻物质溶解。

3.蚀刻

　　用溶剂将紫外线照射过的光阻物清除，然后再采用化学处理方式，把没有覆盖光阻物质部分的硅化物氧化物层刻掉。然后把所有的光阻物清除，就得到了有沟的硅基片。

4.分层

　　加工新的一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，重复影印、蚀刻过程，得到含晶硅和硅氧化物的沟槽结构。

5.离子注入

　　通过离子的轰击，使得暴露的硅基片局部掺杂，从而改变这些区域的导电状态，形成门路。然后的步骤就是不断重复以上的过程。

　　一个完整的CPU内核包含大约20层，层间留出窗口，填充金属以保持各层电路的连通。完成最后的测试工作后，切割硅片成单个CPU核心并进行封装，一个CPU便制造出来了。

　　

　封装形式

　　封装－是指安装半导体集成电路中芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强导热性能的作用。

　　芯片的封装技术已经历了好几代，从DIP、QFP、PGA、BGA、CSP、MCM，技术指标一代比一代先进，包括改芯片面积与封装面积之比越来越接近1，适用频率越来越高，耐温性能越来越好，引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等。

1.DIP封装（Dual In-line Package,双列直插封装）

　　20世纪70年代流行的是DIP封装，DIP封装结构具有以下特点：

　　1）适合PCB的穿孔安装

　　2）比TO型封装电报易于对PCB布线

　　3）操作方便。

　　DIP封装结构形式有：

　　多层陶瓷双列直插式DIP、单层陶瓷双列直插式DIP、引线框架式DIP（玻璃陶瓷封装接式，塑料包装结构式，陶瓷低熔玻璃封装式）等

 

2.载体封装

　　20世纪80年代出现了芯片载体封装。其中有：

　　　陶瓷无引线芯片载体（LCCC，Leadless Ceramic Chip Carrier)

　　　塑料有引线芯片载体（PLCC，Plastic Leaded Chip Carrier)

　　　小尺寸封装（SOP，Small Outlne Package)

　　　塑料四边引出扁平封装（PQFP,Plasstic Quad Flat Package).

　
　　以0.5mm焊区中心距、208根I/O引脚QFP（Quad flat Package，四边引出扁平封装）封装的CPU。

　　QFP的特点：

　　1）用SMT表面安装技术在PCB上安装布线

　　2）封装外形尺寸小，寄生参数减小，适合高频应用。

　　3）操作方便

　　4）可靠性高

3.BGA封装　（Ball Grid Array Package，球栅阵列封装）

　　20世纪90年代，随着集成技术的进步、设备的改进和深亚微米技术的使用。新增了新的方式－球栅阵列封装。成了CPU、南北桥等VLSI芯片的选择。

　　BGA的特点：

　　1）I/O引脚数虽然增多，但引脚间距远大于QFP，从而提高了组装成品率。

　　2）虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，简称C4焊接。

　　3）厚度比QFP减小，信号传输延迟小，使用频率大大提高。

　　4）寄生参数减小，信号传输延迟小，使用频率大大提高。

　　5）组装可用共面焊接，可靠性高。

　　6）BGA封装仍与QFP、PGA一样，占用基板面积过大。

 

4.面向未来的封装技术

　　1994年9月，日本三菱电气三究出一种芯片面积/封装面积＝1：1.1的封装结构。其封装外形尺寸只比裸芯片大一点点。命名为：“芯片尺寸封装”，简称CSP（Chip Size Package或Chip Scale Package)

　　CSP封装具有的特点：　

　　1）满足了LSI芯片出脚不断增加的需要

　　2）解决了IC裸芯片不能进行交流参数测度和老化筛选的问题

　　3）封装面积缩小到BGA的1/4甚到1/10，延迟时间大大缩小

　　能否将高集成度、高性能、高可靠的CSP芯片或专用集成电路芯片在高密度多层互联基板上用表面安装技术（SMT）组装成为多种多样电子组件、子系统或系统。因此产生多芯片组件MCM（Multi Chip Model)。

　　MCM的特点有：

　　1）封装延迟时间缩小，易于实现组件高速化。

　　2）缩小整机/组件组装尺寸和重量，一般体保减小1/4，重量减轻1/3

　　3）可造性大大提高。