关于时钟频率的设置

OSC是用无源晶振，EXT是用有源晶振或外部时钟2440的12M是Oscillator 是有源的呀！

2440的12M是Oscillator

 

Crystal 无源晶体
Oscillator 有源晶体（里面有有源器件）

 

 

 无源晶振内只有一片按一定轴向切割的石英晶体薄片,供接入运放(或微处理器的XTAL端)以形成振荡.有源晶振内带运放,工作在最佳状态,电源后,可直接输出一定频率的等幅正弦波,一般至少有4引脚,体积稍大.

 

准备先不跑系统，把S3C2440和周边硬件熟悉一下再说。

对于任何一个单片机，要使用它首先就要弄明白他的时钟系统，MCU的时钟就像人的心脏，跳动的快慢，决定着系统的工作速度。S3C2440的datesheet上说，可以达到400M，但是也不是说，必须在400M的频率下工作，主时钟晶振来自于外部晶振（XTIPLL）或者是外部时钟（EXTCLK）。时钟生成器包含了一个振荡器（振荡放大器），其连接外部晶振，并且还有2个PLL，可以产生需要的高频。

通过引脚OM[3:2]来决定时钟源是Crystal还是EXTCLK，不过我用的开发板将OM[3:2]固定接地了，都是用外部晶振。有一点值得注意，在对MPLLCON写入有效值之前，系统使用外部晶振或外部时钟源的时钟。即使用户不准备改变MPLLCON的值，也应当重新写一次。

简单说一下，S3C2440的时钟构成。

S3C2440具有2个PLL(Phase Locked Loop：用来产生高频的电路)，一个是MPLL, 用于产生FCLK， HCLK， PCLK三种频率， 这三种频率分别有不同的用途：

FCLK是CPU提供的时钟信号，如果提到CPU的主频是400MHz，就是指的这个时钟信号。
    

HCLK是为AHB总线提供的时钟信号， Advanced High-performance Bus，主要用于高速外设，比如内存控制器，中断控制器，LCD控制器， DMA 以及USB host 。

    

PCLK是为APB总线提供的时钟信号，Advanced Peripherals Bus，主要用于低速外设，比如WATCHDOG,IIS, I2C， SDI/MMC, GPIO，RTC ，UART,PWM,ADC and SPI等等。

 

另外一个是UPLL，专门用于驱动USB host/Device。并且驱动USB host/Device的频率必须为48MHz。

在系统复位之后，如果没有设定PLL，则采用外部晶振的频率作为FCLK，同时FCLK:HCLK:PCLK的比例关系为1:1:1。

 

下面说一些跟时钟有关的寄存器设置：通过改变CLKDIVN可以改变FCLK,HCLK,PCLK的分频比。

 

锁定时间计数寄存器LOCKTIME(0x4c000000):一般使用默认就可以。

 

锁相环控制寄存器[MPLLCON(0x4c000004)&UPLLCON(0x4c000008)]:

MPLL=(2*m*Fin)/(p*2^s)    UPLL=(m*Fin)/(p*2^s)

其中m=(MDIV+8),p=(PDIV+2),s=SDIV

P,M范围：1<=P<=62,1<=M<=248

 

注意：MDIV[19:12],PDIV[9:4],SDIV[1:0],当设置MPLL和UPLL值的时候，需要先设置UPLL再设置MPLL。

 

例如：MPLLCON = (92<<12) | (1<<4) |(1);//FCLK=400M

这里MDIV=92,PDIV=1,SDIV=1，那么m=100,p=3,s=1,且Fin=12M,所以FCLK=400M

 

再设置CLKDIVN=0x03；//FCLK:HCLK:PCLK=1:2:4

这里CLKDIVN(0x4c000014)用于决定三者的分配比例

 

一般设置这两个就可以了。还有一个时钟控制寄存器CLKCON(0x4c00000c)向相应位写1使能相应时钟，不过一般默认为1.

 

关于时钟方面基本就是这么多了。

S3C2440 clock 工作原理

时间:2009-08-10 08:44来源: 作者:long 点击: 41次

overview
时钟和电源管理这一块内容包括三个部分:时钟控制, USB控制, 电源控制

        在s3c2440a的CPU上,时钟控制逻辑可以产生需要的时钟信号,包括给CPU用的FCLK, 给AHB总线外设用的HCLK以及给APB总线外设用的PCLK.S3C2440A含有两个锁相环:一个是FCLK, HCLK和PCLK, 还有另外一个专门用于USB单元(48Hz).时钟控制逻辑可以在没有PLL的时候使时钟变慢,并且可以用软件的方法使时钟与周边设备连接与断开, 这个功能可以节省功耗.

补充:
    AMBA总线 

先进的微控制器总线体系结构AMBA规范定义了三种总线： 

（1）AHB（Advanced High-performance Bus）：用于连接高性能系统模块。它支持突发数据传输方式及单个数据传输方式，所有时序参考同一个时钟沿； 

（2）ASB（Advanced System Bus）：用于连接高性能系统模块，它支持突发数据传输模式； 

（3）APB（Advance Peripheral Bus）：是一个简单接口支持低性能的外围接口。


        对于电源控制逻辑,S3C2440A有不同的电源管理的主题,来对某一项任务来优化电源功耗.S3C2440A中的电源管理单元可以有四种模式: 普通模式, SLOW 模式, IDLE模式, SLEEP模式.

功能描述

时钟架构
时钟产生器包括一个连接在外部crystal上的晶振,并且有两用于产生S3C2440A所需要的高频信号的锁相环.

时钟源的选择
下表显示了芯片模式控制引脚(OM3和OM2)的选择与S3C2440A时钟源的关系. 

注意:
1) 尽管重启后,MPLL会启动,但是直到软件正确设置了MPLLCON寄存器后,MPLL的输出才作为系统的时钟.在正确的设置被设置前,来自外部的crystal或extclk源直接作为系统时钟.即使用户并不想改变MPLLCON寄存器的默认值,用户应该在MPLLCON的寄存器中设置同样的值. 
2) OM[3:2]用于决定测试模式,当OM[1:0]是11的时候.

锁相环
在时钟产生器中的MPLL,作为一个电路,作用是在频率与相伴上同步输出信号与一个参考输入信号.

时钟控制逻辑
时钟控制逻辑决定使用的信号源,PLL时钟或外部时钟. 当PLL配置成一个新的频率时,时钟控制逻辑中止FCLK的使用,直到使用PLL锁时间的PLL的输出稳定后. 这种时钟控制逻辑在通电重启或从节电模式中醒来都起作用.

通电重启(XTIpll)

在普通模式中变换PLL的设置

USB时钟控制

FCLK, HCLK, PCLK
FCLK 用于ARM920T
HCLK 用于AHB总线,AHB总线被ARM920T用于,内存控制器,中断控制器,LCD控制器,DMA和USB host block.
PCLK 用于APB总线,APB总线是用于周边设备的,如是WDT,IIS, I2C, PWM 计数器, MMC接口, ADC, UART, GPIO, RTC 和SPI

注意:
1) CLKDIVN必须小心设置,不要超过HCLK和PCLK的允许范围.
2) 如果HDIVN不是0,CPU总线模式必须从快速总线模式转换到异步总线模式,通过使用下面的指令来达到.(S3C2440不支持同步总线模式)
MMU_SetAsyncBusMode
mrc p15, 0, r0, c1, c0, 0
orr r0, r0, #R1_nF:OR:R1_iA
mcr p15, 0, r0, c1, c0, 0
如果HDIVN不是0, 并且CPU总线模式是快速总线模式,那么CPU将会在HCLK下工作.这种特性可以用来在不影响HCLK和PCLK的情况下改变CPU频率成原来的一半或更多.

电源管理
在S3C2440A中,电源管理模块通过软件来控制系统时钟以达到减少电源功耗的功能.这些主题跟PLL,时钟控制逻辑(FCLK,HCLK,PCLK)和唤醒信号有关.

S3C2440A有四种电源模式.下面的部分描述各种模式.各种模式之间的转换并不是随意的.

FCLK的值如何得到?

FCLK= Fout = 2 * m * Fin / (p*2^s), Fvco = 2 * m * Fin / p where : m=MDIV+8, p=PDIV+2, s=SDIV

MPLLVal [M:7fh,P:2h,S:1h]  bootloader打印出来的信息.

code

mov r1, #0x4c000000

ldr r2, =0x7f021

str r2, [r1, #0x04]

与BOOTLOADER里打印出来的一样.

^ 代表幂

So, FCLK =2* (127+8)*12M/4*2=405M    

关于HCLK, PCLK的值,取决于CLKDIVN的值.

代码如下:

mov r1, #0x4c000000

ldr r2, 0x5

str r2, [r1, #0x14]

所以CLKDIVN=5, HDIVN=10,  PDIVN=1, 再看CAMDIVN

10: HCLK = FCLK/4 when CAMDIVN[9]=0

      HCLK = FCLK/8 when CAMDIVN[9]=1

PCLK = HCLK /2  

CAMDIVN代码中没有进行设置,就用初始值.0

故

HCLK = FCLK/4

PCLK = FCLK/8

至此, clock部分设置结束.

 

 

clock部分比较容易，现在按照datasheet的思路梳理一下。

一、对clock的基本认识

    第七部分是“clock & power management”，总结如下：

    1 s3c2410的clock & power management模块包含三个部分：clock control、usb control、power control。现在的关注点是clock control。

    2、s3c2410有两个pll（phase locked loop，锁相环，在高频中学过，可以实现倍频，s3c2410的高频就是由此电路产生的）。其中一个是MPLL，M即为main，用来产生三种时钟信号：Fclk（给CPU核供给时钟信号，我们所说的s3c2410的cpu主频为200MHz，就是指的这个时钟信号，相应的，1/Fclk即为cpu时钟周期）、Hclk（为AHB bus peripherals供给时钟信号，AHB为advanced high-performance bus）、Pclk（为APB bus peripherals供给时钟信号，APB为advanced peripherals bus）。在这里，需要了解一下AMBA system architecture了。这个可以到官方网站www.arm.com下载相关资料。简单的说，AMBA是一种协议，这种协议已经称为片上组织通信的事实上的标准（the de facto standard for on-chip fabric communication）。下面给出英文描述：

    The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates "right-first-time" development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.

    需要知道的是，AMBA总线是ARM提出的一种解决方案，它并非唯一的规范，但是因为ARM的广泛使用，AMBA总线也就成为了事实上的规范了。现在AMBA总线最新为AMBA 3 specification版本，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410还只能支持AMBA 2 specification，这个版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。也就是在s3c2410的框图中看到的两种总线接口。需要注意的是，这两种总线所连的外设是有区别的。AHB总线连接高速外设，低速外设则通过APB总线互连。显然，对不同总线上的外设，应该使用不同的时钟信号，AHB总线对应Hclk，APB总线对应Pclk。那么事先就应该弄清楚，每条总线对应的外设有那些，这样在设置好时钟信号后，对应外设的初始化的值就要依此而确定了。

    AHB bus上的外设有LCD controller（CONT代表controller，控制器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。

    APB bus上的外设有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。

    3、主时钟源来自外部晶振或者外部时钟。复位后，MPLL虽然默认启动，但是如果不向MPLLCON中写入value，那么外部晶振直接作为系统时钟。EDUKIT-III的外部晶振有两个，一是用于系统时钟，为12MHz；一个用于RTC，为32.768KHz。以前实验没有向MPLLCON写入数值，所以系统时钟都是12MHz。从这里也可以发现一个问题，如果外部晶振开始没有焊上，那么系统是无法正常启动的。因为按照上述规则，复位后还没有写入MPLLCON，这时又没有可以使用的时钟源，所以不会启动。也就是硬件完成后，这个12MHz的晶振是一定要焊上的，才能进行后续的硬件测试工作。

二、clock设置的步骤

    首先应该读懂下一段：

Power-On Reset (XTIpll)
Figure 7-4 shows the clock behavior during the power-on resetsequence. The crystal oscillator begins oscillation within several milliseconds. When nRESET is released after the stabilization of OSC (XTIpll) clock, the PLL starts to operate according to thedefault PLL configuration. However, PLL is commonly known to be unstable after power-on reset, so Fin is fed directly to FCLK instead of the Mpll (PLL output) before the software newly configures the PLLCON. Even if the user does not want to change the default value of PLLCON register after reset, the user shouldwrite the same value into PLLCON register by software.


The PLL restarts the lockup sequence toward the new frequency only after the software configures the PLL with a new frequency. FCLK can be configured as PLL output (Mpll) immediately after locktime.

    这个主要是基于PLL的特点。简单的描述就是，上电复位后，几个ms后晶振起振。当OSC时钟信号稳定之后，nRESET电平拉高（这是硬件自动检测过程）。这个时候，PLL开始按照默认的PLL配置开始工作，但是特殊性就在于PLL在上电复位后开始是不稳定的，所以s3c2410设计为把Fin在上电复位后直接作为Fclk，这是MPLL是不起作用的。如果要想是MPLL起作用，那么方法就是写入MPLLCON寄存器值，然后等待LOCKTIME时间后，新的Fclk开始工作。下面把这些步骤分来来描述，软件步骤部分结合程序进行。

    1、上电几个ms后，晶振输出稳定。Fclk=晶振频率。nRESET恢复高电平后，cpu开始执行指令，这完全是硬件动作，不需要软件设置。

    2、第一步软件工作： 设置P M S divider control，也就是设置MPLLCON寄存器。

    关于PMS，可以看Figure 7-2.寄存器MPLLCON的设置呢，其实有一定的规则，并非你想要的每个Fclk频率都可以得到。官方推荐了一个表PLL VALUE SELECTION TABLE，要按照这个进行。否则的话，就需要自己按照公式推算，但是mizi公司并不保证你的设置是合适的。所以，如果想要工作在200MHz，还是按照vivi的推荐值即可。

@ step1: set P M S divider control
        mov r1, #CLK_CTL_BASE
         ldr r2, =vMPLLCON_200
        str r2, [r1, #oMPLLCON]

    其中，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll（Fclk）=（m×Fin）/（p×(2^s)）【m=MDIV+8, p=PDIV+2,s=SDIV】

    3、第二步软件工作： 设置CLKDIVN。

    这一步是设置分频系数，即Fclk为cpu主频，Hclk由Fclk分频得到，Pclk由Hclk分频得到。假设Hclk是Fclk的二分频，Pclk是Hclk的二分频，那么分频系数比就是Fclk：Hclk：Pclk=1：2：4.那么Hclk为100MHz，总线时钟周期为10ns。Pclk为50MHz。

@ step2: change clock divider
        mov r1, #CLK_CTL_BASE
        mov r2, #vCLKDIVN
        str r2, [r1, #oCLKDIVN]

    4、第三步软件工作： CLKDIVN的补充设置

  

If HDIVN = 1, the CPU bus mode has to be changed from the fast bus mode to the asynchronous bus mode using following instructions.
MMU_SetAsyncBusMode
        mrc p15,0,r0,c1,c0,0
        orr r0,r0,#R1_nF:OR:R1_iA
        mcr p15,0,r0,c1,c0,0
If HDIVN=1 and the CPU bus mode is the fast bus mode, the CPU will operate by the HCLK. This feature can be used to change the CPU frequency as a half without affecting the HCLK and PCLK.

    看了上段话，只需要翻译出来就可以了。

@ FCLK:HCLK=1:2
.macro MMU_SetAsyncBusMode
         mrc p15, 0, r0, c1, c0, 0
         orr r0, r0, #(R1_iA | R1_nF)
         mcr p15, 0, r0, c1, c0, 0
.endm
         @ step3: set asynchronous bus mode
         MMU_SetAsyncBusMode

    5、第四步软件工作：等待locktime时间，让新的Fclk生效

@ step4: stay locktime 
        mov r1, #CLK_CTL_BASE
         ldr r2, =vLOCKTIME
        str r2, [r1, #oLOCKTIME]

    6、对外设的影响

    在这个实验中，主要是有两个需要改变，一个外设是UART，一个外设是SDRAM。

    （1）UART，它是接在APB总线上，所以对应的时钟信号为Pclk，现在为50MHz。如果想要设置波特率为115200bps，那么根据公式UBRDIV0=(int)(PCLK/(bps*16))-1计算，应该为26。如果放到程序中，那么应该注意形式。具体如下：

UBRDIV0 = ((int)(PCLK/16./UART_BAUD_RATE) -1);

    （2）SDRAM，主要的影响因素为刷新频率。前面在SDRAM中没有具体分析，现在可以详细说明。使用了两片HY57V561620CT-H，查看手册其刷新频率为8192 refresh cycles/64ms，所以刷新周期64ms/8192＝7.8125us。看寄存器REFRESH的各个位的设置情况：

    ·REFEN[23]：开启自动模式，设为1

    ·TREFMD[22]：设为Auto refresh模式，设为0

    ·Trp[21:20]：看看RAS precharge Time，查看SDRAM手册，发现-H系列此参数至少为20ns，现在Hclk对应的时钟周期为10ns，所以至少应该为2个clock。可以设为00

    ·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，按照可选值，应该设置为11

    ·Refresh[10:0]：

    公式refresh period = (2^11 - refresh_count +1)/Hclk，由此推导出refresh_count=2^11+1-refresh period*Hclk。带入数值，计算得出1268＝0x04f4，这个数值要用四舍五入，减少误差。

    ·其余的保留值，均设置为0

    由此得出该寄存器的值应该为0x008c04f4。