FPGA点滴

1.FPGA内部有大量不同种类的资源，这些资源被用于不同的用途，比如RAM块，虽然也可以用D触发器来做，但是效率巨低，这也说明了fifo是很耗触发器资源的。

2.还记得电路5大要素的传输路径么？如果要高速传输信号，则从头到尾的路径都要“高速”比如1M的UART波特率，Max232电平转换是达不到的，再比如光纤转换器，不同型号也有速度限制

3.如何使用已有的IP核，xxx_bb.v文件是无法展开的，只能从工程或`include中删除，并添加xxx.ipx到工程中

4.verilog编译综合，要么把文件模块放在一个工程下，要么设置好路径包含进来

5.关于模块间的调用，如果模块文件都在同一个工程中，则在模块中可以直接实例化别的模块

6.但是如果不在同一个工程下，调用别的模块则需要在实例化之前定义，也就是说在该模块前定义或`include进来

7.一个模块可以使用实例化的别的模块的内部信号（注：只可用于仿真，如果综合的化必须用in out信号引出来

8.其实模块类似硬件电路的芯片，对于可综合的情况就是真实情况，模块内部的信号外部是不能知道的

9.对于Lattice的IP核的引用，在工程里添加xxx_bb.v，但是需要在Macro search Path设置路径来解析引用，否则无法综合过去