序列检测器

 

用状态机设计一个二进制序列检测器，其功能是检测一个4位二进制序列“1111”，及输入序列中如果有四个或四个以上连续的“1”出现，输出为1，其他情况下，输出为0。其输入、输出如下所示：

输入x：000 101 010 110 111 101 111 110 101

输出z：000 000 000 000 000 100 001 110 000

用verilog语言实现如下：（说明：共设五个状态s0、s1、s2、s3、s4，初始为s0，序列为“0000”，当检测到1时，进入s1。接着每当识别一个1时都会进入下一个状态，检测到0时，回到s0状态。当检测到四个或四个以上的1时，输出为1）

module ztjcq(x,z,clk,reset,state);

input x,clk,reset;

output z;

output[2:0]state;

reg[2:0]state;

reg z;

parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4;

always@(posedge clk)

         begin

         if(reset)begin state<=s0;z<=0;end

         else

         casex(state)

         s0: begin

             if(x==0) begin state<=s0;z<=0;end

             else     begin state<=s1;z<=0;end

             end

         s1: begin

                   if(x==0) begin state<=s0;z<=0;end

                   else  begin state<=s2;z<=0;end

                   end

         s2:begin

                   if(x==0) begin state<=s0;z<=0;end

                   else  begin state<=s3;z<=0;end

                   end

         s3:begin

                   if(x==0) begin state<=s0;z<=0;end

                   else  begin state<=s4;z<=1;end

                   end

         s4:begin

                   if(x==0) begin state<=s0;z<=0;end

                   else  begin state<=s4;z<=1;end

                   end

         default: state<=s0;

         endcase

         end

endmodule