基本testbench写法

1. 给模块取一个名字（可任意取，一般在仿真模块后加"_test")

    例如:

        module myDesign_test;

          /*/////////*/

        endmodule

2. 定义变量类型

   将输入信号定义为reg类型的；将输出信号定义为wire类型的；

3. 例化模块，并将输入的信号和2中定义的信号进行关联。

   例如：

myDesign myDesignuut(.rst(rst),

                                      .clk(clk),

                                      .data_in(data_in),

                                         ...........

                                      .data_out(data_out) );

4. 产生时钟模块

   根据需要产生一个或多个时钟。一般先定义时钟周期为一个常量。

   例如：

    Parameter CYCLE = 100;

    always   #(CYCLE) clk = ~clk;//定义系统时钟

    always @（clk） clk2 = ~clk2;//二分频

        -----各种生成时钟的方法就不说了

5. 时钟控制和reset信号的控制

一般放在initial模块里，跟据具体需要对reset信号进行编辑；并注意时钟信号的初始化，否则无法产生正常的时钟信号（若不初始化，clk可能默认为x状态，~x状态仍为x，即不会产生时钟驱动）。

例如：

   initial

begin

clk = 0;

clk2 = 0;

.............//时钟相关信号初始化

rst = 0；

#（3*CYCLE）；

rst = 1；

#（CYCLE）;

rst = 0;

......//根据需要对整个系统的复位信号进行设计，要有清晰的时序观念

end

6. 初始化文件操作

基本的文件操作包括读和写，将它们写在一个initial中（仅关心文件的打开和关闭，不进行仿真过程中的写操作）。

读操作需要一个采用ROM格式写的文件，和一个ROM单元：

例如：

      reg[10:0] my_rom [2:0];

      $readmemb("my_rom_file.txt",my_rom);

写操作需要一个文件句柄，还要注意仿真结束前关闭文件操作。

例如：

integer fid;

fid = $fopen("resut.txt");

.........

#(1000000*CYCLE);

$fclose(fid);

7. 控制信号和输出结果的编程

根据具体的实例对控制信号进行编程，并采样其输出结果，分多个initial模块进行。要形成很强的时序观念，并尽量使每个initial模块结构相对单一。此时大多调用文件写操作保存仿真结果。

例如:

.......

      $fdisplay(fid,"%b",data_out);

      .......

8.结束testbench程序的运行

用$stop 或$finish结束程序的运行，另起一个initial。

例如：

         initial

        begin

              #（1000000*CYCLE）;

             $ stop;

        end

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