ISE中的Verilog Test Fixture类型的.v文件为啥在Implementation中显示?如何修改?
来源:互联网 发布:包装设计 知乎 编辑:程序博客网 时间:2024/05/18 06:21
标题:ISE中的Verilog Test Fixture类型的.v文件为啥在Implementation中显示?如何修改?
不知为啥,发现用于仿真的Verilog Test Fixture类型的.v文件在Implementation中显示,看着很不舒服,但也不知道怎么改,如下图所示,红框中的TestDualRam就是一个Verilog Test Fixture类型的.v文件:
今天和一起的哥们交流了一下,得到解决方法:
在该文件(本处指TestDualRam文件)上面右击,如下图所示:
可以看到View Association的值为“All”,点击右侧的下拉按扭,如下图所示:
可以看到共有四种值可以选择,将值设为Simulation,然后OK,这时在Implementation中就不会显示该文件了。
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