Makefile有三个非常有用的变量

1：作用

Make工具最主要也是最基本的功能就是通过makefile文件来描述源程序之间的相互关系并自动维护编译工作。而makefile 文件需要按照某种语法进行编写，文件中需要说明如何编译各个源文件并连接生成可执行文件，并要求定义源文件之间的依赖关系。makefile 文件是许多编译器--包括 Windows NT 下的编译器--维护编译信息的常用方法，只是在集成开发环境中，用户通过友好的界面修改 makefile 文件而已。

在 UNIX 系统中，习惯使用 Makefile 作为 makfile 文件。如果要使用其他文件作为 makefile，则可利用类似下面的 make 命令选项指定 makefile 文件：
　　$ make -f Makefile.debug

2：格式：

在Makefile中也#开始的行都是注释行.Makefile中最重要的是描述文件的依赖关系的说明。一般的格式是:

target：components1 components2

TAB rule

第一行表示的是依赖关系。第二行是规则。

target后面各个元素是以空格分隔的。

第一个rule距离顶格就是一个Tab的间隔。

---------------------------------------------------------
　#It is a example for describing makefile
　prog : filea.o fileb.o filec.o
　  gcc filea.o fileb.o filec.o -LS -o prog
　filea.o : filea.c a.h defs
　  gcc -c filea.c
　fileb.o : fileb.c b.h defs
　  gcc -c fileb.c
　filec.o : filec.c c.h
　  gcc -c filec.c
----------------------------------------------------------

这个描述文档就是一个简单的makefile文件。
　　上面的例子注意到，第一个字符为 # 的行为注释行。第一个非注释行指定prog由三个目标文件filea.o、fileb.o和filec.o链接生成。第三行描述了如何从prog所依赖的 文件建立可执行文件。接下来的4、6、8行分别指定三个目标文件，以及它们所依赖的.c和.h文件以及defs文件。而5、7、9行则指定了如何从目标所依赖的文件建立目标。
　　当filea.c或a.h文件在编译之后又被修改，则 make 工具可自动重新编译filea.o，如果在前后两次编译之间，filea.C 和a.h 均没有被修改，而且 test.o 还存在的话，就没有必要重新编译。这种依赖关系在多源文件的程序编译中尤其重要。通过这种依赖关系的定义，make 工具可避免许多不必要的编译工作。当然，利用 Shell 脚本也可以达到自动编译的效果，但是，Shell 脚本将全部编译任何源文件，包括哪些不必要重新编译的源文件，而 make 工具则可根据目标上一次编译的时间和目标所依赖的源文件的更新时间而自动判断应当编译哪个源文件。

3：Makefile有三个非常有用的变量

Makefile文件作为一种描述文档一般需要包含以下内容:
　　◆ 宏定义
　　◆ 源文件之间的相互依赖关系
　　◆ 可执行的命令

Makefile中允许使用简单的宏指代源文件及其相关编译信息，在Linux中也称宏为变量。在引用宏时只需在变量前加$符号，但值得注意的是，如果变量名的长度超过一个字符，在引用时就必须加圆括号（）。

下面都是有效的宏引用：

$(CFLAGS)

$2

$Z

$(Z)
其中最后两个引用是完全一致的。

 

$@      --  目标文件，

$^      --  所有的依赖文件，

$<      --  第一个依赖文件。

//---------------------------------

//************* 一个例子

//---------------------------------

//-----------------------------------------------------------------------------

/* main.c */

#include "mytool1.h"

#include "mytool2.h"

intmain(void )

{

       mytool1_print("hello");

       mytool2_print("hello");

}

/* mytool1.h */

#ifndef _MYTOOL_1_H

#define _MYTOOL_1_H

voidmytool1_print(char *print_str);

#endif

/* mytool1.c */

#include "mytool1.h"

voidmytool1_print(char *print_str)

{

       printf("This is mytool1 print %s/n",print_str);

}

/* mytool2.h */

#ifndef _MYTOOL_2_H

#define _MYTOOL_2_H

voidmytool2_print(char *print_str);

#endif

/* mytool2.c */

#include "mytool2.h"

voidmytool2_print(char *print_str)

{

       printf("This is mytool2 print %s/n",print_str);

 

}

当然由于这个程序是很短的我们可以这样来编译:

gcc -c main.c

gcc -c mytool1.c

gcc -c mytool2.c

gcc -o main main.o mytool1.o mytool2.o

 

如果我们使用上面三个变量，那么我们可以简化我们的Makefile文件为：

# 这是简化后的Makefile

main：main.o mytool1.o mytool2.o

gcc -o $@ $^            //$@ 就是main, $^就是main.o mytool1.o mytool2.o

main.o：main.c mytool1.h mytool2.h

gcc -c $<               //$<就是main.c

mytool1.o：mytool1.c mytool1.h

gcc -c $<               //$<就是mytool1.c

mytool2.o：mytool2.c mytool2.h

gcc -c $<               //$<就是mytool2.c

 

经过简化后我们的Makefile是简单了一点，不过人们有时候还想简单一点。这里我们学习一个Makefile的缺省规则

.c.o：

gcc -c $<

这个规则表示所有的 .o文件都是依赖与相应的.c文件的。例如mytool.o依赖于mytool.c这样Makefile还可以变为：

# 这是再一次简化后的Makefile

main：main.o mytool1.o mytool2.o

gcc -o $@ $^

.c.o：

gcc -c $<

最常见的书写方式：

CC          = gcc

LD        = ld

STRIP     = strip

CFLAGS      := -Os -static -DEZ_OS_LINUX

CLFLAGS     := -Os -static

all: main

 

EXEC = main

OBJS = main.o mytool1.o mytool2.o

INCS = mytool1.h mytool2.h

 

all: $(EXEC)

$(EXEC): $(OBJS)

    $(CC) $(CFLAGS) -o $@ $(OBJS)

    $(STRIP) $@

clean:

    -rm -f $(EXEC) *.elf *.gdb *.o

%.o: %.c $(INCS)

    $(CC) $(CFLAGS) -c $< -o $@

 

原文：http://blog.csdn.net/MuseIn/article/details/488134