FPGA 使用Active-HDL仿真时出现Cannot access SLP signal `/clk'. Use switch +access +r for this region.
来源：互联网 发布：网络文明调查问卷 编辑：程序博客网 时间：2024/06/17 19:35
如题# KERNEL: Warning: Cannot access SLP signal `/clk'. Use switch +access +r for this region.
解决方法：
如图在读写 添加上 使用 某个信号所在的单元模拟过程即可 clk 咋 modelsimteatdram中.
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