集成电路的鲁棒性

1.扰动

三个来源：

（1）工艺扰动

（2）电源电压

（3）工作温度

这三个扰动又称为PVT。

你的目标是必须设计一个电路使它在这三个参数的所有的极端情况下都能可靠工作。

电源电压除随时间变化外还在整个芯片上变化。

随温度上升，漏极电流下降。

工艺扰动：

对于器件，最主要的扰动是沟道长度L和阈值电压Vt。沟道长度扰动是由光刻邻近效应、光学偏差及等离子刻蚀影响引起的。阈值电压的变化是由于掺杂浓度的不同和退火效应、栅氧中的可动电荷，以及由微小晶体管中少量掺杂原子引起的掺杂扰动造成的。

对于互连线，最主要的扰动是线宽和间距、金属和电介质厚度及接触的电阻。

2.可靠性问题

栅氧损耗、互连线损耗、过电压失效、闩锁

a：可靠性术语

b：闩锁效应（latchup）：

早期CMOS工艺的采用曾因CMOS芯片的一种奇怪现象而受阻，即CMOS芯片在使用时往往会在VDD和GND之间形成的低阻通路而使芯片严重熔毁。这一称为闩锁的现象发生在当有衬底、阱和扩散区形成的寄生双极性晶体管导通时。随工艺进步及采用正确的版图设计步骤，可以很容易的避免闩锁问题。

npn管在NMOS管接地的n扩散源极、p型衬底及n阱之间形成。两个电阻是通过衬底或阱至最近的衬底和阱接头的电阻。这一对交叉耦合的晶体管形成了一个双稳态的可控硅整流器（silicon-controlled rectifier ，SCR）。最初两个寄生双极型晶体管截至。在芯片正常上电期间，当过渡电流流过衬底时，Vsub将升高，使npn管导通。这将使电流流过阱电阻，使Vwell下降并使pnp管导通。pnp管导通又使Vsub升高，这就形成了一个正反馈环，使在VDD和GND之间持续保持有一个很大的电流流过，知道关断电源或使电源线熔断为止。