数字集成电路设计-4-工具之ic compiler

引言

IC设计，掌握硬件描述语言和数字电路设计基础知识固然是非常重要的，此外工具的使用也很重要。人和其它动物的重要区别就是，人可以制造和使用工具。借助工具可以大大提高工作效率。

一、介绍

synopsys ic compiler (v2005.linux)是基于Galaxy设计平台开发的产品。主要的工具有：

LEDA 
　　LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力
VCS
　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。
Scirocco
　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。
Vera
　　Vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品，从单片ASIC到多片ASIC组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。
Physical Compiler
　　Physical Compiler解决0.18微米以下工艺技术的IC设计环境，是Synopsys物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让RTL设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设计流程中，Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估性和时序收敛性。 
Clocktree Compiler
　　ClockTree Compiler是嵌入于Physical Compiler的工具，它帮助设计者解决深亚微米IC设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。 
DC-Expert
　　DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。
DC Ultra
　　对于当今所有的IC设计，DC Ultra 是可以利用的最好的综合平台。它扩展了DC Expert的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成。在其中集成的Module Compiler数据通路综合技术， DC Ultra利用同样的VHDL/Verilog流程，能够创造处又快又小的电路。
DFT Compiler
DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。
Power Compiler
　　Power Compiler?提供简便的功耗优化能力，能够自动将设计的功耗最小化，提供综合前的功耗预估能力，让设计者可以更好的规划功耗分布，在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上，是业界唯一的可以同时优化时序、功耗和面积的综合工具。 
FPGA Compiler II
　　FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具，可以根据设计者的约束条件，针对特定的FPGA结构（物理结构）在性能与面积方面对设计进行优化，自动地完成电路的逻辑实现过程，从而大大降低了FPGA设计的复杂度。FPGA Compiler II利用了特殊的结构化算法，结合高层次电路综合方法，充分利用复杂的FPGA结构将设计输入综合成为满足设计约束条件，以宏单元或LUT为基本模块的电路，可以多种格式输出到用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法，并为IC设计者用FPGA做样片而最后转换到ASIC提供了有效的实现途径。
Prime Power
动态功耗的门级仿真和分析的工具，可精确分析基于门级的设计的功耗问题，逐渐成为ASIC和对功耗要求较高的结构定制产品（袖珍计算机和通讯设备）设计者的高级解决方案。
PrimeTime
　　PrimeTime® 是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。 
Formality
　　Formality是高性能、高速度的全芯片的形式验证：等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天内运行多次验证，而不是一天或一周只完成一次动态仿真验证。
Saber
　　Saber是Synopsys公司开发并于1987年推出的模拟及混合信号仿真软件，被誉为全球最先进的系统仿真软件，也是唯一的多技术、多领域的系统仿真产品。与传统仿真软件不同，Saber在结构上采用硬件描述语言（MAST）和单内核混合仿真方案，并对仿真算法进行了改进，使Saber仿真速度更快、更加有效、应用也越来越广泛。应用工程师在进行系统设计时，建立最精确、最完善的系统仿真模型是至关重要的。
　　Saber可同时对模拟信号、事件驱动模拟信号、数字信号以及模数混合信号设备进行仿真。利用Synopsys公司开发的Calaversas算法，Saber可以确保同时进行的两个仿真进程都能获得最大效率，而且可以实现两个进程之间的信息交换，并在模拟和数字仿真分析之间实现了无缝联接。Saber适用领域广泛，包括电子学、电力电子学、电机工程、机械工程、电光学、光学、水利、控制系统以及数据采样系统等等。只要仿真对象能够用数学表达式进行描述，Saber就能对其进行系统级仿真。在Saber中，仿真模型可以直接用数学公式和控制关系表达式来描述，而无需采用电子宏模型表达式。因此，Saber可以对复杂的混合系统进行精确的仿真，仿真对象不同系统的仿真结果可以同时获得。为了解决仿真过程中的收敛问题，Saber内部采用5种不同的算法依次对系统进行仿真，一旦其中某一种算法失败，Saber将自动采用下一种算法。通常，仿真精度越高，仿真过程使用的时间也越长。普通的仿真软件都不得不在仿真精度和仿真时间上进行平衡。Saber采用其独特的设计，能够保证在最少的时间内获得最高的仿真精度。Saber工作在SaberDesigner图形界面环境下，能够方便的实现与Cadence Design System和Mentor Graphics的集成。通过上述软件也可以直接调用Saber进行仿真。
JupiterXT
芯片设计者在层次化物理设计环境中完成从门级网表到布局布线收敛的重要工具，可以帮助您将Timing、Area和Power与您的设计进行匹配，JupiterXT通过下面的方法来管理和优化您的设计：
1、 物理版图的层次化管理 
2、 精确的面积、寄生参数和时序估计 
3、层次化布局布线流程中，精确的子模块时序加载
Astro
　　Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。
Design Vision
　　Synopsys综合环境的图形界面，在通用技术层和门级进行设计浏览和分析的分析工具。
Mars-rail
　　Mars-Rail用于功耗和电漂移的分析和优化，以完成低功耗高可靠性的设计。它将自动在Apollo-II的布局布线中起作用。
Mars-xtalk
Mars-Xtalk可以进行充分的串扰分析，并能够进行防止串扰发生的布局和布线，解决超深亚微米芯片设计中的信号完整性问题。
CosmosLE/SE
　　Synopsys的Cosmos解决方案可以进行自前向后的混合信号、全定制IC设计。它可以很好的处理自动化的设计流程和设计的灵便性，使得设计周期可以缩短数周甚至几个月。CosmosLE提供了一个基于Milkyway数据库的完整物理IC设计环境，同时可以无缝集成，动态交互操作所有Synopsys公司领先的物理设计工具。同时，CosmosSE还提供了一个易用的、基于Synopsys仿真工具的仿真环境，可以让设计者从不同的抽象层次来分析电路是否符合要求。
CosmosScope 
　　图形化的波形分析工具，可以用来浏览和分析以图形化显示或列表显示的模拟结果。
Hercules
作为物理验证的领先者，Hercules-II能验证超过1亿只晶体管的微处理器、超过1000万门的ASIC和256MB的DRAM，推动技术前沿不断进步。Hercules通过提供最快的运行时间和高速有效的纠错（debugging）来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法，进行flat processing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间，提高了验证的精确度。
NanoSim (Star-SIMXT)
　　NanoSim集成了业界最优秀的电路仿真技术，支持Verilog-A和对VCS仿真器的接口，能够进行高级电路仿真的工具，其中包括存储器仿真和混合信号的仿真。通过Hierarchical Array Reduction (HAR)技术，NanoSim 几乎可以仿真无限大的仿真存储器阵列。
Star-SimXT 是一个准确、高容量、高绩效、易用的瞬态电路仿真软件。Star-SimXT 能够处理超过500万电路元件的设计，提供的电流电压波形图与SPICE结果的误差小于5%，而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用现有的 Spice 模型。
HSPICE
　　Star-Hspice 是高精确度的模拟电路仿真软件，是世界上最广泛应用的电路仿真软件，它无与伦比的高精确度和收敛性已经被证明适用于广泛的电路设计。Star-Hspice 能提供设计规格要求的最大可能的准确度。
Star-RCXT
　　Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取，Star-RCXT还可以提供内建的电容电阻数据压缩，延时计算以及噪声分析。Star-RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于 Synopsys 的 SinglePass 流程。 
TetraMAX ATPG
　　TetraMAX? ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计，TetraMAX可以在最短的时间内，生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计，同时提供故障仿真和分析能力。 
DesignWare
　　DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列，超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果，并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP（无需额外付费）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC结构仿真、AMBA总线控制器等IP模块。
DesignWare中还包括一个巨大的仿真模型库，其中包括170,000多种器件的代时序的功能级仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。
Co-Centric
　　SystemC仿真器和算法、架构、硬件和软件多层抽象模型的联合验证和分析的规范环境。
TCAD-Taurus Medici
　　Taurus-Medici是Synopsys器件模拟工具Medici,Davinci和Taurus-device的整合，在Taurus-Medici里，用户可以运行自己想要的器件模拟器，如果有Medici，你就可以用Taurus-device的D分析工具，如果有Davinci，你就可以用Taurus-device的3-D分析工具．
Medici是一个MOS,bipolar或其他各种类型的晶体管的行为级仿真工具，可以模拟一个器件内部的电势和载流子D分布，可以预测任意偏置下的器件电特性．
Davinci是一个MOS,bipolar或其他各种类型的晶体管的行为级仿真工具，可以模拟一个器件内部的电势和载流子3-D分布，可以预测任意偏置下的器件电特性．
Taurus-device包括如下特征：
1、器件电、热特性的多维仿真；
2、高效、自动网格生成使得Taurus-device的结构创建和器件仿真极为简单；
3、物理模型丰富，可解各种类型的方程；
4、分析能力强大；
5、先进的数值解算机和算法可提高仿真的收敛效率；
6、内嵌的物理模型等效方程输出端口，使得新的物理模型和偏微分方程的定义即容易又灵活
TCAD-Ms Proteus OPC
　　光学近似修正工具，Proteus修正处理器具有很高的灵活性，可以在合理的时间里完成全芯片的处理，处理器的主要能力是它的高速建模能力，容易理解的工作控制脚本语言使得执行基于规则的技术或是全新的个人处理方法成为可能。其主要特性包括：
1、最优生产能力的层次化处理，最小文件尺寸的层次化输出文件结构；
2、三种层次化输出模式；
3、完全支持GDSII的输入输出；
4、内嵌、可编程的建模可以处理很宽的工艺行为；
5、用户可编程的布尔层操作可以用于预纠错、过程中纠错和后纠错；
6、可编写脚本语言来定制纠错需求、纠错目标和纠错约束；
7、高级掩膜板技术的内嵌支持，包括辅助特征布局和移相掩膜纠正；
8、可订制的纠错log可用来统计跟踪、离线分析或报告；
9、可选择性纠错支持；
10、可选择的动态图面可监控纠错过程；
11、纠错期间进行掩膜制造设计规则验证；
12、分布式处理选项加快循环时间
TCAD-Taurus Modeling Environment
　 TCAD-Taurus Modeling Environment是Taurus-Visual、Taurus-Workbench和Taurus-Layout的统一环境。Taurus-Visual用于形象化的显示物理仿真软件生成的1、2、3-D仿真结果，你可以形象化数据来进行初步的理解和分析，并且修改图像获得一个新的预测。Taurus-Workbench是一个用来仿真半导体制造工艺和预估产品特性的虚拟IC工厂，它提供的仿真管理和数据管理使得工程师能够容易并且有效的预估产品特性，适用于：实验设计、统计分析、画图、可视化、优化和辅助工程师浏览、精炼和设计重心调整，Taurus-Workbench是一个开放的环境，它不仅可以集成Synopsys的TCAD工具，而且可以集成第三方的工具和模拟器，另外支持通过网络的并行处理，可以大大提高速度。Taurus-Layout是一个交互程序，它有给Synopsys的TCAD仿真器（TSUPREM-4和Raphael）提供掩膜版图信息的端口，也可以用于Taurus-Workbench的环境，还有到Raphael-NES的端口。
TCAD-Taurus-TSUPREM4
　　TCAD-Taurus-TSUPREM4整合了原Synopsys的Taurus-Process和TSUPREM-4。TSUPREM-4是用来模拟硅集成电路和离散器件制造工艺步骤的程序，可以模拟D器件的纵剖面的杂质 掺入和再分布情况，程序可以提供如下信息：
1、结构中各材料层的边界；
2、每层的杂质分布；
3、氧化，热循环，薄膜淀积产生的应力
Taurus-Process可以模拟1、2、3-D结构的工艺仿真器，可以仿真制造半导体器件的工艺步骤，仿真能力主要集中在前端工艺（氧化、硅化物的离子注入、激活、退火），模拟器允许设置任意的初始几何结构，刻蚀和淀积的仿真局限于简单的可以从初始结构和工艺描述推导的几何操作，不能进行物理化学刻蚀、淀积工艺的仿真。Taurus-Process可以提供下面的功能：
1、制造工艺的1、2、3-D结构和杂质剖面仿真；
2、工艺过程中产生的机械应力分析；
3、工艺仿真过程的网格自适应；

二、安装
Synopsys 设计工具软件的安装程序如下： 
（1）创建服务器主安装目录，并设置目录权限。 
（2） S yn op s y s IC前端设计工具软件要先安装综合工具软件。因综合工具软件中含有运行其它工具软件的工具组件。后端设计软件没有这类问题。 
（3）安装Synopsys在线文档（SOLD） 
使用 SOLD 时必须在工作站上安装有 4.x 或更新版本的 Acrobat 。进行 SOLD 的搜索，必须有 Search plug-in ，可以在 Acrobat Reader 中选择 Help > About Plug-Ins 来查看是否有 Acrobat Search 来确认是否安装了 Search plug-in 。 
（4）安装和设置license。 
SCL （Synopsys Common Licensing） 为所有的 Synopsys 工具提供一个唯一的通用的许可 （License） 。在使用 Synopsys 工具时，你必须拥有一个认证码（license keys），并且安装上 SCL 软件。 
首先要申请你的认证码， 可以直接从 synopsy 的网站上进行申请，你的注册信息填写完整无误后，会收到一个包含 license 的邮件。 
得到 License 文件之后，需要根据你的主机唯一的标志 hostid 和你系统的安装情况进行修改之后才能正常使用。 
下面是一个典型的 license 文件的首段： 
SERVER hostname1 8AB3CD59 27000 
VENDOR snpslmd /path/to/snpslmd 
INCREMENT ACS snpslmd 2003.06 30-aug-2004 2 FC9E4DAD437B6C6BD826 \ 
VENDOR_STRING=^1+S SUPERSEDE ISSUED=29-jul-2003 ck=79 \ 
其中，hostname1指所安装的服务器名称，8AB3CD59是服务器唯一的hostid，后面的27000是端口号。下面的VENDOR snpslmd /path/to/snpslmd指出了license工具所在的路径。根据自己的环境修改好之后，license文件即可正常使用。 
如 license key 文件需要升级 ， 则需要通知 SCL 守护程序 license 文件已被改变。需要注意的是 ： 安装 Synopsys 工具和 SCL 的安装并无固定的顺序。在安装 Synopsys 工具之前或之后安装 SCL 均可。但必须在你安装、配置和运行 SCL 之后 Synopsys 工具才能使用；另外，不要把 SCL 安装到一个已经存在的目录中，必须将 SCL 安装到一个独立的目录中。
三、调试：SynopsysIC设计软件的运行环境配置
1、C shell环境变量的配置 
C shell的环境变量设置对整个集成电路设计软件的运行是非常重要的。设置不正确会导致软件无法启动，或运行异常。 
基于 Synopsys前端和后端设计软件的不同设置，以逻辑综合工具Design Vision为例说明具体的设置。 
首先，新建名为 synopsys.csh的文件，顾名思义为for synopsys的C shell设置文件。 
文件中的首语句为： setenv SNPSHOME /export/home/snpsmgr/synopsys，执行的动作是将软件所在的目录/export/home/snpsmgr/synopsys映射为SNPSHOME，为随后的诸多路径设置提供方便。
其次，设置 license： 
setenv SNPSLMD_LICENSE_FILE 27000@server1 
setenv LM_LICENSE_FILE $SNPSHOME/license/server1.txt 
首行语句中的 27000@server1的格式是端口@服务器名称，其意为license文件通过server1的27000端口读取。 
第二行语句： setenv LM_LICENSE_FILE $SNPSHOME/license/server1.txt指出license文件的存放路径。启动软件时，软件会由此读取license文件。显然，上述语句完成了路径映射的任务。 
最后，则是设置综合工具软件 Design Vision的环境变量。 
setenv SYNOPSYS $SNPSHOME/syn02.05-sp1-e1 
set path = ( $path $SYNOPSYS $SYNOPSYS/sparcOS5/syn/bin ) 
alias da "design_analyzer" 
alias dv "design_vision" 
alias dvt "design_vision -tcl_mode" 
第一行设置映射，第二行是设置启动综合工具的软件路径。 
接下来三条 alias语句则是将复杂的命令简化为简单的名称。三条语句分别对应于三个综合工具。 
下面，就可以对其他软件进行设置了。设置的方法基本相同，大体都分两个步骤。首先是映射简化路径；随后设置启动软件的路径。最后给把复杂的软件命令简化，使启动更加简单方便。 
2、启动、验证、以及停止license的方法以及执行文件的设置。 
环境变量设置完毕以后，下面的工作就是进行服务器端 license文件的启动、验证、重载、以及停止的各种配置。 
Synopsys公司有专门的启动license的工具软件，分几个不同的版本。最近的版本是v8.4.2。在软件安装的时候我们已经介绍过，它会随软件的安装一起安装在服务器上。 
下面是 synopsys后端设计软件license文件的启动： 
（1）/synopsys/license/v8.4/lmgrd –c /synopsys/license/server1.txt -l /tmp/all.log &
lmgrd就是license的启动程序，server1.txt是synopsys公司为每一个hostid提供生成的license文件，最后是启动的日志文件，如果有错误或者异常的话可以提供检查。 
（2） /synopsys/license/v8.4/lmstat -a -c /synopsys/license/server1.txt & 
当 license启动以后可以对它进行验证，验证的过程可以确认各项参数启动的正常与否，各个软件的license的可用资源状况，以及每个终端对软件的使用及license资源分配的情况。 
Copyright © 1989-2001 Globetrotter Software, Inc. 
Flexible License Manager status on Tue 4/13/2004 15:48 
License server status: 27000@server1 
License file(s) on server1: /synopsys/license/server1.txt: 
server1: license server UP (MASTER) v8.4 
Vendor daemon status (on server1): 
avantd: 
snpslmd: UP v6.1 
Feature usage info: 
Users of Design-Analyzer: (Total of 2 licenses available) 
"Design-Analyzer" v2003.06, vendor: snpslmd 
floating license 
sdmy sdwdz17 NoXDisplay (v2001.03) (server1/27000 240), start Tue 4/13 15:50 
以上列举的是对 license验证的过程。可以看出license文件的存取地址和启动工具版本，也可以看出"Design-Analyzer"共有2个license可以使用，软件版本为V2003.06，并正在由sdwdz17的用户sdmy使用，同时显示出使用的时间。 
（3）license文件正在运行中，可以对license进行重新读入，当更新license文件，或者其他原因需要重新运行license，而此时终端工作站的工作不能停止的时候，可以采取reread的方法重新读入license文件， 
/synopsys/license/v7.2/lmreread -c /synopsys/license/server1.txt & 
（4）当所有任务完成以后或者别的原因需要中断服务器的工作时，应该首先把license文件关闭。这样可以保证工作的正确进行以及日志文件的完整。 
/synopsys/license/v7.2/lmdown -c /synopsys/license/server1.txt 
前端软件的 license设置基本类似，我们把前端和后端的软件分别放在两个服务器上，可以方便终端的共享，方便各个不同用户的需要，，便于管理和查处错误。 
3、当服务器端启动license之后，客户端设置好自己的C shell配置文件，就可以直接启动所要使用的软件了，只要有空闲的license就能够正常使用。 
四、设计流程
流程 工具 
Source Code Verilog/VHDL
设计规范检查 LEDA
仿真 VCS、Scirocco
测试平台、向量自动生成 VERA
综合 Physical Compiler、ClockTree Compiler(≤0.18um)
DC-Expert、DC-Ultra(0.18－0.35um)
可测性设计 DFT Compiler 
低功耗设计 Power Compiler
FPGA综合 FPGA Compiler II
静态时序分析 PrimeTime 
形式验证 Formality
布局布线 Astro(≤0.18um)
Apollo(0.18－0.35um)
功耗、电漂移、
串扰分析优化 Mars-Rail、Mars-Xtalk
逻辑图/版图 CosmosSE/CosmosLE
LVS，DRC Hercules
电路仿真 NanoSim(ST-SimXT) 高速大规模
ST-Hspice 高精度
互连线参数提取 ST-RCXT