Verilog HDL In One Day (Verilog HDL 学习的第一天)
来源:互联网 发布:建筑光照分析软件 编辑:程序博客网 时间:2024/06/09 23:13
Introduction //简介Block diagram of arbiter //仲裁器的框图Low level design //底层设计Modules //模块
Code of module "arbiter" //仲裁器模块的代码
Data Type //数据类型
Operators //操作符
Control Statements //控制语句If-elseCaseWhileFor loopRepeatSummary //总结
Variable Assignment //变量赋值
Initial Blocks //initial 块(初始化块)Always Blocks //always 块(周期性执行的)
Assign Statement //赋值语句
Task and Function // task 和 function (任务 和 函数)
Test Benches //测试基准
the above original link :http://www.asic-world.com/verilog/verilog_one_day.html
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- Verilog HDL in one day Part-III
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