Gate Level Modeling (of Verilog HDL)

              Gate Level Modeling (of Verilog HDL)

                                                                                                                         Verilog HDL 的门级建模

           Introduction //简介  

 Gate Primitives //门级原语   Examples //举例  

 Transmission Gate Primitives  // 传输门原语  Examples   //举例  

 Switch Primitives // 开关原语  Examples    //举例  

 Logic Values and signal Strengths //逻辑值和信号强度  

 Verilog Strength Levels   //verilog HDL 的强度级别  Example : Strength Level          //强度级别举例一Example 2 : Strength Level    //强度级别举例二  

 Designing Using Primitives // 使用基本原语的设计  AND Gate from NAND Gate     //与门 与与非门 Code   //相关编码D-Flip flop from NAND Gate //使用与非门的构建的D触发器 Verilog Code       //Verilog代码Multiplexer from primitives    //使用基本原语构建的多路选择器 Verilog Code      //相关的Verilog代码  

 Gate and Switch delays  // 门级别延迟和开关原语    Rise Delay  //上升沿延迟Fall Delay // 下降沿延迟Turn-off Delay //关闭时延Min Value //最小值Typ Value //typical value, 典型值Max Value //最大值Example //举例 Example - Single Delay //单时延举例Example - Two Delays //双时延举例Example - All Delays // 全时延 举例Example - Complex Example //复杂程序举例  

 N-Input Primitives //多输入原语  Examples //举例  

 N-Output Primitives //多输出原语  Examples //举例   
the above original link: http://www.asic-world.com/verilog/gate.html