FPGA设计—VHDL语言篇(1) 模块例化
来源:互联网 发布:拼多多和淘宝是一家吗 编辑:程序博客网 时间:2024/05/18 00:08
关于模块例化有两种方式,一种是通过声明,在进行例化,另一种是直接进行例化操作,第一种可以通过configuration进行配置,便于统一管理配置,第二种调用方便,但不能通过configuration进行配置,不利于日后配置结构体。
声明:
component <name> port(port1;[port2];...);end component
例化:
<name_1>:<name> port map(port1,[port2],...);
直接例化:
<name_1>: entity work.<name> port map(port1,[port2],...);
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