s3c2440系统时钟

1、FLCK、HCLK和PCLK的关系

一般来说，MCU的主时钟源主要是外部晶振或外部时钟，而用的最多的是外部晶振。在正确情况下，系统内所使用的时钟都是外部时钟源经过一定的处理得到的。由于外部时钟源的频率一般不能满足系统所需要的高频条件，所以往往需要PLL（锁相环）进行倍频处理。

在s3c2440中，有2个不同的PLL，一个是MPLL，另一个是UPLL。UPLL是给USB提供48MHz。在这里，我们主要介绍MPLL。外部时钟源经过MPLL处理后能够得到三个不同的系统时钟：FCLK、HCLK和PCLK。

FCLK是主频时钟，用于ARM920T内核；

HCLK用于AHB总线设备，如ARM920T，内存控制，中断控制，LCD控制，DMA以及USB主模块；

PCLK用于APB总线设备，如外围设备的看门狗，IIS，I2C，PWM，MMC接口，ADC，UART，GPIO，RTC以及SPI。这三个系统时钟（FCLK、HCLK和PCLK）是有一定的比例关系，这种关系是通过寄存器CLKDIVN中的HDIVN位和PDIVN位来控制的，因此我们只要知道了FCLK，再通过这两位的控制，就能确定HCLK和PCLK。

而FCLK是如何得到的呢？它是通过输入时钟（即外部时钟源）的频率，经过一个计算公式（具体公式请查阅数据手册）得到的，这个计算公式还需要三个参数（MDIV、PDIV、SDIV），而这三个参数是经过寄存器MPLLCON配置得到的。

最后，我们用最清晰的线路来绘制一下时钟的产生过程：外部时钟源→通过寄存器MPLLCON得到FCLK→再通过寄存器CLKDIVN得到HCLK和PCLK。这个配置过程在启动文件中就已完成。在本开发板上，外部晶振为12MHz，进过MPLL倍频以后得到400MHz的FCLK，而FCLK、HCLK、PCLK之间的比例关系为1：4：8，因此HCLK为100MHz，PCLK为50MHz。

2、输入时钟FIN与主频FCLK的关系

现代的CPU基本上都使用了比主频低的多的时钟输入，在CPU内部使用锁相环进行倍频。对于S3C2440，常用的输入时钟FIN有两种：12MHz和16.9344MHz，那么CPU是如何将FIN倍频为FCLK的呢？

S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置将FIN倍频为MPLL，也就是FCLK

MPLL=(2*m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s="SDIV"

寄存器MPLLCON就是用来设置倍频因子的

理论上，你可以通过设置该寄存器来实现不同的频率，然而，由于实际存在的各种约束关系，设置一个适当的频率并不容易，手册上列出了一些常用频率的表格，

例如，假设输入时钟FIN=16.9344M，MDIV=110, PDIV="3", SDIV="1"，
利用上面的公式，FCLK=2*16.9344*(110+8)/((2+3)*2)=399.65

3、关于USB时钟

S3C2440有两个锁相环，一个主锁相环MPLL提供给FCLK的，另外一个UPLL是提供给USB时钟(48MHz)的,与MPLL一样，UPLL的产生也是通过UPLLCON寄存器设置分频因子得到，计算公式稍有不同：

UPLL=(m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s="SDIV",同样，可以通过查表得到一个合适的值。

最后值得一提的是，在CLKDIVN的第三位DIVN_UPLL用来设置USB时钟UCLK和UPLL的关系，如果UPLL已经是48Mhz了，那么这一位应该设置为0，表示1:1的关系，否则是1：2的关系