quartus ii 11.0使用教程

Quartus是一个集成的EDA（电子自动化）开发软件。

（１）设计流程：设计输入，综合适配，仿真下载。

编译器：原理图设计输入，文本编辑AHDL，VHDL，Verilog。内存编辑Hex，Mif。

 

要这道文件的格式代表的意义：

有quartus：Verilog 的拓展名：.v ；VHDL的拓展名：.vhd ；AHDL的拓展名：.tdf ；

原理图的拓展名：.bsf ，gdf；

利用quartus软件设计的流程是：设计输入（可以是程序文件，也可以是原理图文件）---》分析与综合（这个功能的分析）------》综合布线--------》时序分析（时序分析）-------》引脚的锁定及下载

 

1：设计输入：VHDL语言描述在状态机，控制逻辑，总线功能方面较强；而原理图输入顶层设计，数据通路逻辑方面有图形化强，功能明确的特点

2：综合和分析：先进行语法的分析和校正，依据逻辑设计描述和各种约束条件进行编译，优化，转化和综合。最终获得门级电路甚至更底层的电路描述网表文件

3：仿真：包括了功能仿真和时序仿真。功能仿真是直接对VHDL，原理图描述的逻辑功能进行测试，看是否满足了功能要求，不涉及具体器件的硬件特性。时序仿真：接近真实器件特性的仿真，仿真精度高。Quartus可以通过建立和编辑波形文件，来执行模拟分析。

4：布局布线：目的是将综合后产生的网表文件配置与指定的器件中，使之产生最终的下载文件

5：时序分析；分析逻辑的性能，协助时序分析，验证驱动芯片外信号的时钟至管脚延时

6：引脚锁定及下载：硬件的测试，将输入输出信号锁定在引脚上，通过编程电缆向ＣＰＬＤ进行下载

 

（２）ＶＨＤＬ输入的流程

　 新建工程－－》新建ＶＨＤＬ文件－－》功能仿真－－》全编译－－》时序仿真－－》引脚锁定和下载。

1：File->New Project Wizard--》填写项目路径和名称--》是否向工程添加文件--》选择目标芯片系类（可以再Assignments--->Divices中调出）---》选择是否用第三方的ＥＤＡ工具

2：File-->New--->VHDL File---->编写文件（可以再导航栏中右击顶层实体---》setting---》添加文件；可以再Assignments--->Setting----》添加文件）----》保存

3：分析和综合Processing---》start----》Start Analysis&Synthesis（快捷按钮）

在这一步中可能会出现top-level design entity is undefined，最起码我的在这个上面出现了几次的错误，顶层实体的错误：可以首先在Assignments-->Setting--->General中看看实体的名字是否是正确的。如果是搜的别人的代码一定要看看代码的内容其中

entity forth is

generic(LEN : integer :=2);

port(

clkin : in std_logic;

clkout : out std_logic

);

end forth;

这个是一个实体的定义。在开始和结束的时候一定要保证实体的名字和文件名字一样和工程的名字也是一样的。

4指定仿真模式：由于在quartus11.0 当中的模拟工具和软件是分离的（在quartus中找不到simulator，也没有波形文件），因此要借助第三方的仿真模拟。要取得第三方的支持，我选取的是Modelsim10.1a，这里安装的版本不一样在quartus中的设置是不一样的。

在Assignments----》Setting-----》EDA Tool setting-----》Simulation中选择Tool name 为Modelsim

在Tool---->option------》EDA tool option 中------》Modelsim的路径要把安装的Modelsim中安装文件的D:\modelsim\win32目录填写

在Assignments ---->Simulation----》more EDA Netlist Writer Settings-------》Compile test bench选取在项目用VHDL文件

仿真的动作是在Tools--->run EDA simulation tool---> EDA RTL simulation

 

5：全编译

在确定了工程选定的芯片（Assignments----》Device中查看）

选择配置失败后重新启动（这个是默认选项，不用修改）

如果要将配置文件下载到配置器件中（Assignments----》Device---》Device and pin option---->Configuaration；一般是默认配置的）

 

全编译---》Processing----start- Compilation,编译后课查看报告

 

6：时序仿真：

建立波形仿真

7引脚锁定和下载

引脚锁定，在芯片的特定的引脚将文件中的内容输入和输出 

Assignments----》Assignment editor  在To和From中确定引脚

保存引脚信息，做一次全编译，以便将锁定信息编译进下载文件

 

下载，将编译生成的sof文件下载到FPGA中 Tool----》programmer

 

 

 

（后面完成的很差，我在modelsim中没有完成波形的显示和时序的仿真）