cadence笔记
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cadence笔记
(2011-08-25 10:41:05)杂谈
分类: 硬件焊盘设计:
注:焊盘和shape连接方式都可以在setup->shapes->edit global dynamic shape parameters中设置
封装设计:
通孔封装(25)
1 创建FLASH:add->flash命令。flash内径大于焊盘钻孔直径,钻孔较小时,差值可以小一点,例如5mil左右,钻孔较大时,差距要设置地大一点。
2 设计焊盘,通常通孔直径比引脚直径大10-12个mil。
3 设计封装
注意:在焊盘设计时,钻孔要根据应用选择ploted或non-ploted,对应地在封装设计时,选择connect或者mechanical
封装设计要素:引脚;package geometry->(place_bound_top&silkscreen&assembly_top);
封装的设计可用wizard完成
建立电路板(27)
1 新建BOAR文件
2 设置电路板工作环境
3 在BOARD geometry中创建板框(manufacture->demension/draft->chamfer or fillet平滑)
4 setup->areas->route keepin
5 setup->areas->package keepin(z-copy)
6 设置层叠结构 setup -> cross secssion
7 内电层铺铜(z-copy:选中creat dynamic shape)
编辑环境的设置:
DRC marker size -------design parameter editor
cline endcaps
原理图与PCB交互布局
1 在orcad capture cis中打开preferences 选项卡,勾选enable intertool communication
2 在PCB中激活place manual 面板
2 在原理图里面左键选中元件,右键点击, PCB editor select
按属性摆放:
1 在原理图中添加元件属性
2 创建网表(setup 中修改配置文件'添加的属性名=YES',将属性激活,勾选create or update pcb editor board,勾选allow user defined properties
3 将网表导入PCB文件(选中)creat user-defined properties
按ROOM放置(34)
1 在PCB中设置元件的ROOM属性值(使用edit property命令,使用时在FIND中选中comp)
2 在PCB中画ROOM的区域 setup->room outline
3 在QUICK PLACE中按ROOM的属性摆放
问题:在PCB中设置元件属性时没有找到ROOM属性
原因已找到,是因为在执行EDIT PROPERTY 命令时,在FIND选项卡中的FIND BY NAME 下没有选中COMP(OR PIN)选项。
可在QICK PLACE 中选ALL选项,把所有的元件放进来,布局时使用MOVE命令,结合使用FIND选项卡,可很方便的选中元件并放置。
约束驱动布局?
规则设置:(15.7)
1 设计规则
2 设置网络的物理属性
3 将规则和网络对应起来
XNet:
为元件添加信号完整性仿真模型之后,在规则的设置中,可以以XNet来设置规则。即电阻两端的网络看作同一个网络。可在OBJECT中方式右键选择网络显示的方式。
BUS:
在规则设置面板的Net中可以为网络创建BUS
按照REGION设置规则:
1 在constraint manager中的physical或spacing目录下的Region中创建一个Region.
2 在OPTION中选中CONSTRAINT REGION,再选择相应的子类,用SHAPE下的命令画一个SHAPE.在画SHAPE时,通过OPTION选项中的ASSIGN TO REGION选中已创建好的规则。
3 创建相应的Cset.
4 在constraint manager中的physical或spacing目录下的Region中相应的Region分配Referenced Cset.
设置拓扑结构:
1 显示网络 DISPLAY->SHOW NET;在C manager中选中网络,右击选择SELECT NET
2 在C manager中选中网络,选择网络右键,打开SigXplorer,在SigXplorer中编辑拓扑结构
3 更新到约束管理器
线长规则设置(44):通过SigXplorer设置,更新到C manager
等长设置(45):通过SigXplorer设置,更新到C manager
差分对规则设置(46):
1 创建差分对 在C manager中或者LOGIC中
2 设置规则
鼠线显示(47):
将电源和地网络的Ratsnest_Schedule设置为POWER and GROUND
将不同的网络用不同的颜色高亮显示
群组走线:
差分走线(53):
T形连接点布线(54)
蛇形走线(54):
修线命令(54):
内电层的分割(56)
怎么在PCB中打过孔,过孔是否要自己先画是好?
BGA的封装的过孔是否需要对solder mask层作特殊处理?
fanout时走线都是直角拐角,怎样设置为45度角直线?
在user preference里打开allegro_dynam_timing,在走线时却没有出现显示走线延迟的进度条?
怎么用不同的颜色高亮不同的网络?
怎么选择内电层用正片还是负片?
对设计好的电路板进行重新编号(57)
布线后检查(57)
数据库检查(57):(出光绘文件时一定要做)
生成丝印层(58):
钻孔文件参数设置(59):
出光绘文件(60)
在生成光绘文件时出现错误:????
哪些文件要给厂家?
在allegro中放置定位孔,可否人为地为这些定位孔分配网络(不通过修改原理图)?
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