MAX2769笔记

一、芯片内部细节

1.1 有源天线感应

        MAX2769内部集成一个偏置电路，可以为有源天线提供偏置。将配置寄存器1的ANTEN比特位置1，将使能该电路。VCCRF可以提供20mA的偏置电流。偏置电路还提供短路保护功能。

 

1.2 低噪放（LNA）

        MAX2769内部集成两个LNA。LNA2内部匹配50Ω。配置寄存器1的LNAMODE比特位可以选择LAN模式。

 天线类型偏置电流噪声特性IIP3耦合电容LNA1默认模式无源天线4mA0.8dB-1.1dBm交流耦合LNA1低电流模式无源天线1mA1.2dB-15dBm交流耦合LNA2有源天线   直流耦合

1.3 混频器

        MAX2769内部集成一个四相混频器，可以输出低中频或者0中频的I/Q信号。该混频器在内部50Ω匹配。LNA的输出和混频器的输入作为引脚引到片外，这样可以在外部使用省标滤波器。

 

1.4 可编程放大器（PGA）

        MAX2769内部集成一个基带可编程增益放大器，可以提供59dB的增益控制范围。该增益既可以通过寄存器配置，也可以通过AGC（见1.5）自动控制。配置寄存器2的AGCMODE域可以选择配置方式，配置寄存器3的GAININ域用来通过寄存器配置增益，

 

1.5 自动增益控制（AGC）

        MAX2769提供一个控制环路，可以自动控制PGA的增益，使ADC的动态范围达到最大化。AGC的工作原理如下：他读取ADC转换后的数字信号的最高有效位，在每512个结果中，对该位为1的结果进行计数，并将该结果与配置寄存器2的GAINREF域进行比较，然后调整PGA，使计数结果与GAINREF一致。例如：要达到33%的动态范围，那么512 * 33% = 168.9，因此，可以将GAINREF配置成170。

        增益控制逻辑如下图所示：

 

 

 1.6 基带滤波器

        基带滤波器可以配置成低通或者复数带通滤波器，由配置寄存器1的FCENX比特位配置。滤波器的3dB带宽可以配置成2.5MHz、4.2MHz、8MHz或者18MHz。带宽由配置寄存器1的FBW域配置。注意：18MHz带宽只能用于低通滤波器。

        低通滤波器为巴特沃斯滤波器，可以配置成3阶或者5阶，3阶滤波器可以减少群延，5阶滤波器可以获得一个陡峭的边沿。配置寄存器1的F3OR5比特位可以选择低通滤波器阶数。

        带通滤波器的中心频率由配置寄存器1的FCEN域配置。

 

1.7 频率合成器

        MAX2769内部集成一个20-bit的Σ-δ小数-N频率合成器，可以调整VCO的频率，控制精度为±40Hz。

 

 

         频率合成器除环路滤波器以外，全部集成在芯片内部。

 

1.7.1 参考分频器

        参考分频器为10bit，分频系数范围为1~1023，分频系数由PLL整数分频系数寄存器RDIV配置。参考分频器可以接受8MHz到44MHz的输入频率。必须将输出的参考频率fCOMP配置在0.05MHz到32MHz的范围内。

 

1.7.2程序分频器

        程序分频器包括一个整数分频器和一个小数分频器。整数分频器为15bit，分频系数范围为36~32767，由PLL整数分频系数寄存器的NDIV域配置。小数分频器为20bit，由PLL小数分频系数寄存器的FDIV域配置。PLL寄存器的INT_PLL比特位可以选择是否启用小数分频器。当启用小数分频器时，整数分频器的分频系数不得大于251。

 

1.7.3 滤波器

        环路滤波器时唯一不被芯片集成的部分。环路滤波器一般在电荷泵的输出端使用一个C-R-C网络。电荷泵吸收或者发出的电流为0.5mA，本振的调节能力为57MHz/V。

 

1.7.4 分频系数计算

        本例使用20MHz的晶振（fTCXO），设计输出中频（fOL）为1575.42MHz。

        首先确定参考频率（fCOMP）并计算参考分频系数。本例使用fCOMP = 20MHz，参考分频系数为fTCXO ÷ fCOMP = 1。因此RDIV = 1。

        第二步计算本振分频系数。用fOL ÷ fCOMP = 1575.42 / 20 = 78.771。

        第三步计算整数分频系数。为本振分频系数的整数部分，因此NDIV = 78 = 100_1110b。

        第四步计算小数分频系数。为本振分频系数的小数部分，0.771，因为小数分频器为20bit，因此将该数乘以2的20次方。因此 FDIV = 0.771 * 2^20 = 808452 = 11000101011000000100b。          

 

1.8 晶振

        MAX2769内部集成一个晶振，为使用该晶振，需要在芯片外部提供一个晶振。

        MAX2769还可以提供一个参考时钟输出（fREF），该时钟可以配置成晶振的1倍、2倍、二分之一或者四分之一，由PLL配置寄存器的REFDIV域配置。

 

1.9 模数变换（ADC）

        MAX2769内部集成一个ADC可以将下变频的GPS信号数字化。ADC的转换速率最大为50Msps。

        输出位数由以下几种（输出位数由配置寄存器2的BITS域配置）：

输出位数输出通道MSB2nd MSBLSB1I/Q   1.5I/QI1/Q1 I0/Q02I/QI1/Q1 I0/Q02.5II1I0Q13II1I0Q1

 

        输出格式有以下格式（输出格式由配置寄存器2的FORMAT域配置）：

·无符号二进制

·符号幅度位

·二进制补码

 

1.10 AD采样时钟

        AD采样时钟可以来自内部晶振，或者参考时钟（fREF见1.8），由时钟小数分频系数寄存器的ADCCLK比特位配置。或者是上述两个时钟源的小数倍，由小数分频系数寄存器的FCLKIN比特位配置。

 

 

1.10.1 小数时钟分频器

        小数时钟分频器为12bit。该分频器并不是真正的小数分频，而是使采样时钟在临近的两个整数采样时钟之间调整。

        例如：要将输入时钟进行4.5倍分频，该分频器的实际输出频率是输入频率的4分频和5分频之间切换。因此小数分频系数寄存器的L_CNT域设置为4，M_CNT域设置为5。

        输入频率和输出频率的关系由以下公式给出：

                                                                        fOUT / fIN = LCOUNT / (4096 - MCOUNT + LCOUNT )

 

1.11 DSP接口

 

二、编程接口

        串行编程接口由三根线构成：SCLK（串行时钟），nCS（片选）和SDATA（串行数据）。每个寄存器有28个比特位，以及四个地址位。配置时，数据在先，地址在后，串行数据MSB在先，LSB在后。

        总线时序如下所示：

 

 

         因此，SCLK时钟最大频率20MHz，最小周期为50ns。

        各寄存器默认配置如下：