LCM时序问题
来源：互联网 发布：python递归算法 编辑：程序博客网 时间：2024/05/02 01:56
sleep out状态时，规格书中说明rst和VDD是有个120ms的时序延时的，现在实际测到两个信号是同时下电的.
IC在sleep out的状态下，RESX拉low 120ms后，再VDD.VDDI下电。
目的是
1. 让source pull low电阻持续放电120ms，避免残留电荷。
2. 让VGH.VGL.VCOM可以正常关闭。(关闭的动作，需要VDD.VDDI，当关完之后，VDD.VDDI才可以下电)
建议依照这个时序
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