和大家分享一个Makefile的通用写法

这是我自己在网上找到的比较合适的.有兴趣的可以看一下,比较基础,适合新手.
SRCS = $（wildcard *.c）
OBJS = $（SRCS:.c = .o）
CC = gcc
INCLUDES = -I/×××
LIBS = -L/×××
CCFLAGS = -g -Wall -O0
my_app : $（OBJS）
$（CC） $^ -o $@ $（INCLUDES） $（LIBS）
%.o : %.c
$（CC） -c $< $（CCFLAGS）
clean:
rm *.o
下面我们一条一条分析这个Makefile:
SRCS = $（wildcard *.c）
这条语句定义了一个变量SRCS,它的值就是当前面目录下面所有的以。c结尾的源文件。
OBJS = $（SRCS:.c = .o）
这里变量OBJS的值就是将SRCS里面所有。c文件编译出的。o目标文件
CC = gcc
变量CC代表我们要使用的编译器
INCLUDES = -I/×××
LIBS = -L/×××
这里指定除了编译器默认的头文件和库文件的路径之外需要额外引用的头文件路径以及库的路径（×××表示路径）。
CCFLAGS = -g -Wall -O0
CCFLAGS变量存放的是编译选项
my_app : $（OBJS）
$（CC） $^ -o $@ $（INCLUDES） $（LIBS）
my_app依赖于所有的。o文件，$^代表$（OBJS），$@代表my_app
%.o : %.c
$（CC） -c $< $（CCFLAGS）
将所有的。c源代码编译成。o目标文件，这样写是不是很省事？
clean:
rm *.o