FPGA时序优化小心得
来源:互联网 发布:淘宝2016下载 编辑:程序博客网 时间:2024/04/29 11:47
很多时候我们移去流水线寄存器来减少时滞,但是随之而来的是增加了寄存器之间的组合延时。(时滞和时序能兼得?)
将逻辑功能转化为并行的更小功能,减少路径延时。
展平逻辑结构,去除不必要的特权结构。
平衡寄存器。重关键路径移动组合逻辑到相邻路径。
重新安排路径。关键路径的一些逻辑放置到接近目的的寄存器。
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