DRAM内存原理（三）带宽问题

 要理解延迟时间和带宽之间的联系，我们以PC100 SDRAM-222为例来说明。第一个2代表CAS延迟时间是2个时钟周期，第二个2表示RAS到CAS延迟时间，第三个2代表预转换时间。我们假设不同类型的延迟。在这个例子中我们假设发生了缓存页面失效，CPU等待调入新的需要的数据。也就是，我们要研究从读取内存到填充缓存的这一个过程。回写内存的过程很简单。写入的数据可以首先调入缓存待用。举例来说，KX-133芯片组具有4条从CPU到DRAM写缓存的数据通道。具有高速前端总线（FSB＝200MHz）和写缓存，CPU可以从芯片组的缓存中持续不断的得到信息，从而得以不间断的工作。芯片组只要在内存总线未饱和的情况下，专心缓存同主内存之间的数据传输就可以了。

下面让我们看一看表一，这里列出了所有情况下的延迟时间。第三列显示的是当第一列描述的情况发生时所需要的延迟时间。比如，当出现“正常”页面失效时，需要两个时钟周期寻找行地址（简称RCD），再需要两个时钟周期找到相应的列地址（称为CAS延迟时间或者CL）。
在第四列，你会发现我们把前一列的结果都加了5个时钟周期＝2个时钟周期（地址从CPU传到芯片组再到DIMM需要2个时钟周期）＋1个时钟周期（数据传输到输出缓存需要1个时钟周期）＋2个时钟周期（数据返回到CPU需要2个时钟周期）。

最后一列显示的是延迟时间和带宽之间的关系。比如，当页面命中的情况下，CAS＝2的内存芯片可以在10个周期内提供32字节的数据，而内存时钟是100MHz（记住我们前面说过假设是PC100 SDRAM），很容易就能算出每秒可以传输320MB。由此可见：延迟时间同带宽的关系非常密切，特别对于经常从缓存中调入数据的PC系统而言更是这样。从上面的例子你会发现，即使是真正的PC100 SDRAM (222)在最好的情况下（100％的页面命中率），它的带宽也不过达到最高理论带宽800 MB/s的40％。