System Generator 中 Divider Generator 5.1 && DSP48 error 问题

当我们使用 Xilinx 14.7  和 Vivado 2013.4 以及 MATLAB 2013a 编译环境，利用 Sysytem Generator 里 Divider Generator 、 DSP48 进行建模时候，运行仿真可能会遇到如下错误： 

 "ERROR: [Ipptcl 7-5] XIT evaluation error: Invalid file name: 

c:/Users//AppData/Local/Temp/xlsim5304f571/hdl_netlist/xelab.srcs/sources_1/ip/div_gen_​v5_1_1/div_gen_v5_1_1_ooc.xdc"

这时候我们需要对环境变量 TMP 和 TEMP 进行修改：

计算机原先的值为：

变量                                         值
TEMP      %USERPROFILE%\AppData\Local\Temp
TMP        %USERPROFILE%\AppData\Local\Temp

然后将其修改为 ：

TEMP   C:\Temp

TMP      C:\Temp

然后进行仿真，就没有出错了。