使用模板加快编码效率（二）——TCL

现在介绍用TCL脚本添加模板，几行脚本就可以实现这个功能了，非常简单，代码如下：

写好上面这个脚本，保存为t.tcl，然后放在工程目录下，跟你的HDL代码放在一起。

然后打开ISE的TCL控制台（因为quartus的TCL控制台不好用）。

首先，用source命令解释一下这个脚本。

然后，输入指令aa test 2，aa就是add always块的意思，test就是你的HDL名称，这里默认是.v文件，2就是你要插入该模板的行数。

然后，用鼠标点一下你正在编辑的HDL代码，出现如下窗口。

问你要不要修改你的HDL代码，选Yes。

然后发现，第二行插入了如下代码。

这里我把插入always块写成一个函数，你只要copy多一份这个函数，改一下函数名和template的内容，就可以实现插入其它模板了。

关于函数的命名，你可以尽量简短，最好用左手就能打出来，我这里写成帮助命令thelp，如下图所示：

当然，用脚本还可以实现更复杂的功能，代码如下。

效果如下：

在test这个verilog文件的第一行开始，依次每行的最后添加1到10，添加的字符必须以逗号分隔，而且要添加字符的行必须存在（文件未保存的话，该行也可能不存在），否则不能添加，所以我在thelp里面，用的是append（附加的意思），而不是add。

上面是列添加不同的字符，而要添加相同的字符，如：冒号，中括号，则用下面这个命令，用法请看thelp。

好了，现在可以轻轻松松在地代码了。