quartus II 报错（Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a）

来源：互联网发布：淘宝美工主要做些什么编辑：程序博客网时间：2024/06/07 02:14

Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a SystemVerilog feature

///////////////////////////////////////////////////////////////////////////////////////////////////////////////////参数内容如下/////////////////////////////////////////////////

// Address Space Parameters

`define ROWSTART 8
`define ROWSIZE 12
`define COLSTART 0
`define COLSIZE 8
`define BANKSTART 20
`define BANKSIZE 2

// Address and Data Bus Sizes

`define ASIZE 23 // total address width of the SDRAM
`define DSIZE 16 // Width of data bus to SDRAMS

//parameter INIT_PER= 100; // For Simulation

// Controller Parameter
//////////// 133 MHz///////////////
/*
parameter INIT_PER= 32000;
parameter REF_PER= 1536;
parameter SC_CL= 3;
parameter SC_RCD= 3;
parameter SC_RRD= 7;
parameter SC_PM= 1;
parameter SC_BL= 1;
*/
///////////////////////////////////////
//////////// 100 MHz///////////////
parameter INIT_PER= 24000;
parameter REF_PER= 768;
parameter SC_CL= 3;
parameter SC_RCD= 3;
parameter SC_RRD= 7;
parameter SC_PM= 1;
parameter SC_BL= 1;
///////////////////////////////////////
//////////// 50 MHz///////////////
/*
parameter INIT_PER= 12000;
parameter REF_PER= 512;
parameter SC_CL= 3;
parameter SC_RCD= 3;
parameter SC_RRD= 7;
parameter SC_PM= 1;
parameter SC_BL= 1;
*/
///////////////////////////////////////

// SDRAM Parameter
parameter SDR_BL= (SC_PM == 1)?3'b111 :
(SC_BL == 1)? 3'b000 :
(SC_BL == 2)? 3'b001 :
(SC_BL == 4)? 3'b010 :
3'b011 ;
parameter SDR_BT= 1'b0;// Sequential
// 1'b1:// Interteave
parameter SDR_CL= (SC_CL == 2)?3'b10:
3'b11;
///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

解决办法就是将`include "params.v"放在module的内部即可；

如果放在module外部，就会报错如下：

0 1