Verilog简单的组合逻辑设计

先用notepad++写好模块源代码，代码如下：

module compare(equal,a,b);    input a,b;output equal;assign equal = (a==b)?1:0;endmodule

测试模块用于检测模块设计是否正确，代码如下：

`timescale 1ns/1ns//`include "./compare.v"module t;reg a,b;wire equal;initial     begin   a = 0;   b = 0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 a=0; b=0; #100 $stop; end  compare m(.equal(equal),.a(a),.b(b));endmodule

组合逻辑仿真波形如下：

由仿真图可知，模块设计正确。