SerDes interface参考设计_设计功能模块（6）

6   设计功能模块

          

设计的结构如上图所示，包括发送模块与接收模块，发送模块包括9位输入寄存器、8b/10b编码器、并串转换。接收模块包括：输出寄存器、8b/10b解码器、comma检测器、串并转换模块、CDR。

    在实际的程序设计中，其程序的结构如图所示：

                                                   

 

6.1   发送模块

                                            

发送模块包括3个子模块：

Ø t_sim：系统复位后先发送comma码K28.5，延时一段时间后，生成一个8位的累加数提供给encode模块。

Ø encode：将8bit的数据进行编码，输出10bit的编码数据给serial_10b模块。

Ø serial_10b：并串转换模块，将10bit的编码数据通过发送时钟发送给LVDS的IO。

6.2   接收模块

接收部分包括：CDR_block、s2p_10bit、r_check、decode

发送模块包括3个子模块：

Ø CDR_block：时钟数据恢复模块，将输入的串行的数据进行重定时，并从数据中恢复出数据采样时钟，该模块下包含一个PLL的模块，将输入的20Mhz时钟倍频出4个相位相差90的采样时钟，分别为clk0、clk90、clk180、clk270。并通过这四个时钟对数据进行采样，其采样的效果与过采样相同。