系统级ESD保护浅谈（一）

        带有不同静电势的两个连接在一起的物体发生能量转移直到他们具有相同的电势或者连接断开，这样的事件就是ESD事件。这里的“连接“作为一条电流通路，可以是有任何媒介提供的通路，包括空气。静电放电事件可以产生一个与静电势不同的程度成正比的衰减电流脉冲，还有由连接媒介的阻抗决定的上升时间和电流电平。这种能量转换既可以通过直接接触放电也可以通过电离环境放电。这种能量转移我们可以做成各种各样的模型来测试设备的兼容性以便通过一定的标准。一般的，这些模型会使用一个被ESD 脉冲电压充电的电容和一个作为限流电阻的网络，还有一些电导性和电容性负载来控制脉冲上升时间和波形参数。

       ESD的瞬态电流脉冲的会有1-200ns的持续时间，从几百皮秒到几个十分之一纳秒的上升时间和从1A到甚至超过50A的电流振幅。如果不采取特别的保护方法，一定的临界ESD瞬态电流脉冲会直接影响到系统和器件的可靠性。

       IC中的钳位电压和剩余电流是由于保护装置的击穿电压和动态电阻作用产生的。可以将ESD电流通路中电路的相关电阻乘以电流推断出钳位电压。为了保证系统的稳定性和可靠性，必须进行基于一套相对应的标准化文件的元器件和系统级的ESD的合格性测试。这种测试时IC和系统设计生产中不可分割的部分。

        ESD保护措施是基于一种相对简单的方法。它是通过在IC元器件下的芯片上保护结构或者（和）嵌入在系统内的ESD保护网络中形成一个专用的放电电流通路。通过网络来保护系统本身还可以用一些隔离措施，这种保护网络有有源和无源片上和片下的on-board元器件。元器件和它们之间的相互连接合起来代表了一个脉冲功率网络电路，这个电路在正常操作是是不启动的，但是在出现ESD脉冲的时候激活来提供一个放电通路。ESD脉冲保护网络的激活是由上升时间和过压检测共同来实现的。如果一个IC管脚或者系统端口的临界电压超过了一定的阀值，在这种情况下，ESD的片上和片下保护网络元件打开。

        在芯片级的CDM、MM和HBM标准脉冲对元器件的通过等级是不能保证增加系统级IC 额外的鲁棒性。在芯片级的ESDqualification时，通过IC放电应用于在电源关闭的条件下。因此这种情况下产生的ESD电流通路路径是与在上电系统中在系统级ESD测试中产的的电流通路路径不同。一个IC承受至少一小部分系统级ESD电流的能力是需要进行验证的。与系统的端口直接连接的IC管脚是需要进行这种验证的，除非一个board-levelESD保护网络可以确保对IC管脚有一个合适的限流。

现如今，进行健壮的系统级设计最理想的方法是将IC component and system board protection levels相结合。芯片上的保护网络一般是由ESD  clamp、二极管、自我保护的功率器件、健壮的金属总线和可以传导component-level电流的相互连接。系统级的ESD保护网络依赖于无源器件和理想的TVS（transient voltage suppressors）

  处理更加高数据速率的传统方法是降低传输线的容性负载，其中也包括ESD保护装置的电容。但是ESD装置的电容是与ESD装置的活跃区域范围成正比的，因此容性负载的减少产生的副作用是导致装置的ESD保护能力的减弱。

         Component-level 的标准用来验证在可控的ESD环境下IC的抗干扰性，主要的标准有：CDM（Charged Device Model）、MM(Machine Model)、和HBM(Human Body Model)。

        CDM是用来验证IC对带点物体到接地金属物体放电的敏感性。集成电路产品本身在组装货运输过程中被充了电，接触到地或其他道题发生电荷转移，它的脉冲波形有一个很快的上升时间大约100ps，更短的有1~5ns，而且它的脉冲的振幅时域IC器件的size成正比的，在给定的电势下，ICpackage会积累电荷。CDM一般的测试电平在250~750V之间。

        MM ESD时间指的是预先带电的金属工具突然与IC 管脚相接触，由于金属工具带有档案，因此它的脉冲有一个阻尼振荡的波形，如果接地步骤到位的话，在EPA（ESD ProtectedArea）中由于金属工具的低阻值，金属工具不会被充电到非常高的电位。因此典型的MM测试电平是100V或者200V。200V的脉冲会产生大约3A的峰值电流。

         HBM代表一个带电的人与IC部分管脚接触且另一部分管脚接地产生的静电放电现象。在EPA下，人产生的静电势为0.5~2KV。HBM昌盛的电流脉冲被一个1.5 KΩ的放电电阻所限制，导致在2KV的应力水平下峰值电流为大约1.33A。

        芯片上的保护网路是由一个可以给IC管脚与管脚之间的组合提供不同可逆电流通路的嵌入式的电源电路表示。当放电电流通过这些电流通路的时候，一个合适的电压限制需要出现以防止被保护的电路出现任何不可逆的变化。典型的网络可以分为基于local clamp的网络和rail-based网络。

        本地保护网络依赖于一个专用的ESD保护clamp，这个clamp附加与被保护的IC管脚和ICground之间或者在两个IC管脚之间。在这种情况下电流通路可以通过local clamp将每个管脚与管脚的组合相连接；另外一个rail-based网络通过二极管来给同样电压域的IC管脚提供保护，这些二极管与ESDPLUSE和ESDMINUSrails相连接，而ESDPLUSE和ESDMINUSrails通过coreclamp相连接在一起。两个管脚之间的电流通路是通过二极管和core clamp网络来实现的。这两种方法各有优缺点。

       

为了通过ESD的合格性检测，每个IC管脚必须依靠通过内部功率装置的自我保护或者与ESD保护网络相连接。Local ESD protection独立于总线电阻和其他网络元器件。它给每个管脚提供了一个相对简单计算的local电压波形，但是它并不是一个理想的节省空姐的解决方案，而且在高压容限制模拟IC管脚的情况下更加的process-sensitivity。

一般的一个rail-based ESD保护网络可以由二极管和连接在ESD rails之间的所谓的core clamp构成。原理上ESD rails可以共用电源总线或者也可以独立于电源总线。The core clamp既有snapback也有non-snapback特性。然而当使用snapback clamp时，过度累积的压降会限制处在合适电位的管脚。因此这种方法有使用的限制。

   Rail-based保护可以用core clamp来实现，core clamp既可以作为一个电源也可以仅作为一个core clamp。在作为电源的情况下，ESDPLUS和ESDMINUS rails就像供电电源（VDD）和地（VSS）一样。作为core clamp功能时，供电电源可以通过rail diode pair来连接。在这种情况下如果一个有源钳位被使用，为了避免由于多重ESD脉冲造成的内部电荷积累和造成有源钳位时效，从ESDPLUS rail到任何其他pad，a charge‘‘bleeding’’ resistor必须被使用

    在rail-base网络中，在复杂的芯片验证中有以下几个步骤：1、验证每个IC管脚都有ESD保护。2、专用ESD放电通路和管脚到管脚的压降的分析。3、内部连接对ESD电流密度水平鲁棒性的提取和验证(直接连接，金属和媒介)。4、ESD单元类型，他们的直流电压和管脚的信号耐受度以及与ESD设计准则的兼容性的验证。    

       芯片上ESD保护网络的主要功能通过形成放电电流通路来对瞬态高压电压做出应对保护。取决于内部电路的规格参数，transient-triggered和voltage-reference ESD clamp都可以芯片上保护网络中实施。

       术语ESD pad ring经常用在数字电路设计或者在小引脚数（small pin count）模拟电路中，这些模拟电路芯片的外围用来做I/O、power supply pads、ESD clamp和I/O电路布局。任何ESD padring包括pads和一个分布式的靠近pads的ESD保护电路，这个电路是由cells结合构成的。ESD保护网络元器件也可以嵌入在I/O cells里面，在大多数情况下，ESD pad ring可以与内部电路分离然后重新用来支持不同的内部电路模块。 

        由于网络高压降的累积，在系统级ESD应力下，IC输入和输出管脚的rail-based网络并未有什么用。在power-on条件下有源钳位也是失能的，因此不能对ESD脉冲做出充分的响应。在local ESD保护网络方法中，每个管脚对被一个专用的local ESD clamp保护，这个clamp可以提供管脚到地或者直接到另一管脚的电流路径。

        在power-on系统级测试条件下，考虑到潜在的瞬时latch-up问题，localsnapback钳位应当被选择。例如，各种各样的SCR（siliconcontrolled rectifier）会产生一个在供电电源电平之下的一个相对较低的保持电压，因此存在latch-up的风险。

       The local on-chip protection不仅仅被外围管脚的localclamping所限制。还有为了能够实现好的ESD performance的目标，local clamps会包括在内部电路中。最典型的例子是在高压电路中，内部管脚上的ESD stress造成的影响是低端控制电路的内部voltage regulator，开关装置的逻辑和驱动。因为internal regulator的相对小的电阻，为了实施二级保护方法，a second stage resistor会不使用，因此the regulators会对ESDdamage的敏感度有所提升，regulators必须被设计可以承受一定的ESD电流平。通常内部产生的VDD电压节点需要一个可以handle高ESD电流的内部voltageclamp。如果VDD节点根部没有与外部管脚相连接，这种clamp也是可以应用的。        

        改善ESD保护具体的方法取决与于在特定产品电路中实现的电流路径。Perhaps，首先，最合理的逻辑方法是通过将VIN clamping voltage降低到更低的水平来改善ESD保护，这样就限制了在PMOS装置上的压降。但是在power-optimized components的相对较低的SOA margins情况下，高压ESD protection clamp的参数调整并建议选择。在这种情况下，最有效地方法是使用ESD oriented co-design of the VCC regulator，它可以给电路管脚提供一个更高的脉冲绝对最大电压。如果方法允许，设计方法包括stackedor oversized components or application of less power-efficient components withhigher voltage tolerance。如果要保护low side driver，则需要一个额外的internal power clamp。