FPGA BCD计数器(一位)
来源:互联网 发布:淘宝卖手机壳怎么买 编辑:程序博客网 时间:2024/06/05 01:53
模块代码:
module BCD_Count(Clk,Rst_n,Cin,Cout,q);input Clk;input Rst_n;input Cin;output reg Cout;output [3:0] q;reg [3:0] cnt;always@( posedge Clk or negedge Rst_n )beginif( Rst_n==0 )cnt<=0;else if( Cin==1 )beginif( cnt==9 )begincnt<=0;Cout<=1;endelsecnt<=cnt+1;endelse if( Cin==0 )Cout<=0;endassign q=cnt;endmodule
`timescale 1ns/1ns`define Time_Periord 20module BCD_Count_tb;reg clk;reg rst;reg cin;wire cout;wire [3:0] q;BCD_Count BCD_Count0(.Clk(clk),.Rst_n(rst),.Cin(cin),.Cout(cout),.q(q));initial clk=1;always#(`Time_Periord/2)clk=~clk;initialbeginrst=0;#100;rst=1;repeat( 30 )begincin=0;#(`Time_Periord*10); cin=1;#(`Time_Periord*1); end$stop;endendmodule
RTL仿真结果:
0 0
- FPGA BCD计数器(一位)
- FPGA BCD计数器(多位)
- FPGA 计数器
- fpga 二进制转bcd码 模块(经典)
- 三位BCD计数器的设计
- 报告论文:BCD 计数器 数字钟
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 2017春FPGA计数器作业
- 3位BCD加法计数器 VDHL设计与实现
- 基于Verilog HDL的模60BCD码计数器设计
- FPGA学习(第6节)-Verilog计数器(实现流水灯+实现数码管秒表)
- bcd转换(bcd压缩展开)
- 计数器(图片计数器)
- FPGA verilog 实现的1602 时钟计数器
- 二、FPGA之模71计数器设计
- Emacs学习笔记
- hash 1
- 测试一下使用word写博客
- 人海中寻找,真的遇到你——Spring @ responsebody
- 支持向量机通俗导论(理解SVM的三层境界)
- FPGA BCD计数器(一位)
- linux 信号 信号的递送
- 最长递增子序列(dp)
- 设计模式六大原则(1):单一职责原则
- 4-5-创建索引表-串-第4章-《数据结构》课本源码-严蔚敏吴伟民版
- ubuntu将home目录迁移到独立分区
- POJ 1504:Adding Reversed Numbers
- 设计模式六大原则(2):里氏替换原则
- Web项目中的“后台服务”——ajax